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J-GLOBAL ID：200903037540231504
半導体装置の製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997055888
Publication number (International publication number)：1998256540
Application date： Mar. 11, 1997
Publication date： Sep. 25, 1998
Summary：
【要約】【課題】 不純物プロファイルを確実に制御できるようにすると共に、ゲート酸化膜の厚さを確実に制御できるようにする。【解決手段】 p型シリコンよりなる半導体基板10の主面に走査型プローブ顕微鏡のナノプローブ11を接近させ、その後、室温雰囲気中で半導体基板10に0V〜20V程度の電圧を印加しながら、半導体基板10の主面に沿ってナノプローブ11を走査させて、電界支援酸化現象により生成されるゲート酸化膜12Aを該主面の全面に形成する。次に、形成されたゲート酸化膜12Aを介して、再度、走査型プローブ顕微鏡を用いてゲート酸化膜12Aの上面のゲート電極形成領域14の周辺部に対してナノプローブ11を走査し電界支援酸化を行なって、電界支援酸化膜13をゲート電極形成領域14の周辺部に生成することにより、ゲート電極形成領域周辺部の膜厚を増したゲート絶縁用形成膜15Aを形成する。
Claim (excerpt)：
第1導電型の半導体基板の上に全面にわたって第1の絶縁膜を堆積する第1の絶縁膜堆積工程と、前記第1の絶縁膜の上におけるゲート電極形成領域に、走査型プローブ顕微鏡を用いて電界支援酸化膜を生成して該電界支援酸化膜と前記第1の絶縁膜とからなるゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記半導体基板の上に全面にわたって導電膜を堆積する導電膜堆積工程と、前記導電膜のゲート電極形成領域をマスクして前記導電膜に対して前記第1の絶縁膜を露出させるエッチングを行なうことによりゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとし且つ前記第1の絶縁膜を透過させて、第2導電型の不純物イオンを前記半導体基板の上部に注入することにより第2導電型の低濃度拡散層を形成する第1のイオン注入工程と、前記半導体基板の上に全面にわたって第2の絶縁膜を堆積した後、該第2の絶縁膜に対してエッチバックを行なうことにより、前記ゲート電極の側面に前記第2の絶縁膜よりなる側壁を形成する側壁形成工程と、前記ゲート電極及び該ゲート電極の側壁をマスクとして、第2導電型の不純物イオンを前記半導体基板の上部に注入することにより第2導電型の高濃度拡散層を形成する第2のイオン注入工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (2)：
FI (2)：
H01L 29/78 301 G
, H01L 21/316 T
