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J-GLOBAL ID：200903037920414237

試験回路を内蔵したメモリー用半導体集積回路

Inventor： 中嶋 隆
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 米澤 明 (外7名)
Gazette classification：公開公報
Application number (International application number)：1992090912
Publication number (International publication number)：1993274899
Application date： Apr. 10, 1992
Publication date： Oct. 22, 1993
Summary：

【要約】【目的】 メモリー用半導体集積回路に試験用回路を基板の面積を増加することなく形成する。【構成】 メモリー用半導体集積回路において、試験用一括書き込み回路の一括書き込み信号伝送線、一括比較回路用の状態検出用信号伝送線、および試験回路の信号処理用トランジスタを、メモリーを構成する素子もしくはメモリーを構成する素子上に形成した導電層、半導体層、絶縁層からなる薄膜トランジスタから構成した。【効果】 基板面積を増大することなく高速の試験ができる。

Claim (excerpt)：

メモリー用半導体集積回路において、試験用一括書き込み回路の一括書き込み信号伝送線、一括比較回路用の状態検出用信号伝送線、および試験回路の信号処理用トランジスタを、メモリーを構成する素子もしくはメモリーを構成する素子上に形成した導電層、半導体層、絶縁層により形成したことを特徴とする試験回路を内蔵したメモリー用半導体集積回路。

IPC (5)：

G11C 29/00 303 ,  G01R 31/28 ,  G11C 17/00 ,  H01L 21/66 ,  H01L 27/10 481

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭62-169355
  
• 特開昭61-260668
  
• 特開平1-253266