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J-GLOBAL ID：200903038052820467
半導体集積回路装置とその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
西野 卓嗣
Gazette classification：公開公報
Application number (International application number)：1993296692
Publication number (International publication number)：1995153946
Application date： Nov. 26, 1993
Publication date： Jun. 16, 1995
Summary：
【要約】【目的】 製造工程を特段に増加させることなく、NPNバイポーラトランジスタとオン電流抵抗の低い縦型DMOSトランジスタを備えた半導体集積回路装置を提供する。【構成】 縦型のPチャネルDMOSトランジスタ1は、半導体基板3の表面部に形成されたP型ウエル領域6と、P型ウエル領域6に隣接した下層に形成されたP型埋込領域5と、P型ウエル領域6に形成されたN型ボディー領域7と、一部分がN型ボディー領域7の上にゲート絶縁膜8を介して設けられたゲート電極9と、N型ボディー領域7に形成されたP型ソース・ドレイン領域10及びN型バックゲート領域11と、電極14とP型埋込領域5とを接続する高濃度のP型接続領域12とを有し、NPNバイポーラトランジスタ2はその周囲に素子間分離用に高濃度のP型分離領域18が設けられている。そして、P型接続領域12はP型分離領域18と同一工程で形成される。
Claim (excerpt)：
縦型のPチャネルDMOSトランジスタとNPNバイポーラトランジスタとを同一の半導体基板に形成した半導体集積回路装置において、縦型のPチャネルDMOSトランジスタは、半導体基板の表面部に形成されたP型ウエル領域と、半導体基板のP型ウエル領域に隣接した下層に形成されたP型埋込領域と、P型ウエル領域の表面部分に形成されたN型ボディー領域と、一部分がN型ボディー領域の上に位置して半導体基板の表面にゲート絶縁膜を介して設けられたゲート電極と、N型ボディー領域の表面部分に形成されたP型ソース・ドレイン領域と、ゲート電極から遠い側でP型ソース・ドレイン領域に隣接してN型ボディー領域の表面部分に形成されたN型バックゲート領域と、P型ウエル領域の表面に設けた電極とP型埋込領域とを接続するP型ウエル領域内に形成された高濃度のP型接続領域とを有し、NPNバイポーラトランジスタはその周囲に前記P型接続領域と共に形成された高濃度のP型分離領域が設けられて基板に形成された他の素子と分離されていることを特徴とする半導体集積回路装置。
IPC (3)：
H01L 29/78
, H01L 21/8249
, H01L 27/06
H01L 29/78 321 C
, H01L 27/06 321 B
, H01L 29/78 321 R
