横型接合型電界効果トランジスタ

Inventor： ,
Applicant, Patent owner：
Agent (6)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
Gazette classification：公開公報
Application number (International application number)：2006340137
Publication number (International publication number)：2008153445
Application date： Dec. 18, 2006
Publication date： Jul. 03, 2008
Summary：

【課題】オフ動作時におけるリーク電流の発生を抑制できる横型接合型電界効果トランジスタを提供する。【解決手段】p-エピタキシャル層3上に、n型エピタキシャル層4とゲート領域5とが順に形成されている。ゲート電極12aはゲート領域5に電気的に接続され、ソース電極12bおよびドレイン電極12cは、ゲート電極12aを挟むように互いに間隔を置いて配されている。制御電極12dは、オフ動作時においてp-エピタキシャル層3とn型エピタキシャル層4とが逆バイアス状態となるような電圧をp-エピタキシャル層3に印加するためのものである。【選択図】図1

Claim (excerpt)：

第1導電型の耐圧保持領域と、前記耐圧保持領域上に形成された第2導電型のチャネル領域と、前記チャネル領域上に形成された第1導電型のゲート領域と、前記ゲート領域に電気的に接続されたゲート電極と、前記ゲート電極を挟むように互いに間隔を置いて配され、かつ前記チャネル領域に電気的に接続されたソース電極およびドレイン電極と、オフ動作時において前記耐圧保持領域と前記チャネル領域とが逆バイアス状態となるような電圧を前記耐圧保持領域に印加するための制御電極とを備えた、横型接合型電界効果トランジスタ。

IPC (3)：

H01L 21/337 , H01L 29/808 , H01L 29/417

FI (2)：

H01L29/80 C , H01L29/50 J

F-Term (22)：

4M104AA01 , 4M104AA03 , 4M104AA04 , 4M104BB05 , 4M104CC01 , 4M104DD34 , 4M104DD63 , 4M104GG11 , 5F102FA01 , 5F102GB01 , 5F102GC01 , 5F102GD04 , 5F102GJ02 , 5F102GJ03 , 5F102GJ04 , 5F102GR00 , 5F102GR07 , 5F102GV07 , 5F102HC01 , 5F102HC07 , 5F102HC16 , 5F102HC21

Patent cited by the Patent：

Cited by applicant (1)

横型接合型電界効果トランジスタ
Gazette classification：公開公報 Application number：特願2001-348882 Applicant：住友電気工業株式会社

Cited by examiner (7)

特開昭61-101082
特開平1-243475
横型接合型電界効果トランジスタ
Gazette classification：公開公報 Application number：特願2001-348882 Applicant：住友電気工業株式会社

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