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J-GLOBAL ID：200903038139077833

半導体リレー回路

Inventor： 山口 周一郎 ,  飯高 幸男 ,  宮島 久和 ,  杉浦 義幸
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 倉田 政彦
Gazette classification：公開公報
Application number (International application number)：1992123831
Publication number (International publication number)：1993327451
Application date： May. 15, 1992
Publication date： Dec. 10, 1993
Summary：

【要約】【目的】光結合によるアイソレーションを用いた半導体リレー回路において、負荷側に流れる過電流を制限する機能を付加する。【構成】過電流の通電時に出力用FET8a,8bのドレインに直列に接続した抵抗10a,10bの両端に生じる電圧により低インピーダンス状態にバイアスされて、出力用FET8a,8bのゲート・ソース間蓄積電荷の放電経路を形成する過電流制限用のFET9a,9bを出力用FET8a,8bのドレイン・ゲート間に接続した。【効果】過電流の通電時に、過電流制限用のFET9a,9bを介して出力用FET8a,8bのゲート・ソース間蓄積電荷の放電経路を形成するようにしたので、負荷側に流れる電流が所定値以上は流れない電流制限機能を実現できる。

Claim (excerpt)：

入力信号に応答して光信号を発生する発光ダイオードと、発光ダイオードの光信号を受光するように配置された光起電力ダイオードアレイと、光起電力ダイオードアレイと直列に接続された抵抗と、光起電力ダイオードアレイの光起電力を前記抵抗を介してゲート・ソース間に印加されて、ドレイン・ソース間の導通状態と非導通状態とが切り替わる出力用FETと、光起電力ダイオードアレイによる光起電力の発生時に前記抵抗の両端に生じる電圧により高インピーダンス状態にバイアスされ、無バイアス時には低インピーダンス状態に変化して出力用FETのゲート・ソース間に蓄積電荷の放電経路を形成する制御用FETとを備える半導体リレー回路において、光起電力ダイオードアレイによる光起電力の発生時に前記抵抗の両端に生じる電圧により低インピーダンス状態にバイアスされて、前記出力用FETのゲート・ソース間蓄積電荷の充電経路を形成する半導体素子と、過電流の通電時に前記出力用FETのドレインに直列に接続した抵抗の両端に生じる電圧により低インピーダンス状態にバイアスされて、前記出力用FETのゲート・ソース間蓄積電荷の放電経路を形成する過電流制限用のFETを前記出力用FETのドレイン・ゲート間に接続したことを特徴とする半導体リレー回路。

IPC (2)：

H03K 17/78 ,  H03K 17/08