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J-GLOBAL ID：200903038265111710
テスト回路
Inventor：
Applicant, Patent owner：
Agent (1)：
加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1993275940
Publication number (International publication number)：1995111100
Application date： Oct. 08, 1993
Publication date： Apr. 25, 1995
Summary：
【要約】【目的】冗長切換情報を検出するための回路素子数を縮減するとともにセンスアンプ以降の寄生容量を低減して読み出しスピードを向上させた、冗長メモリセルアレイを有する半導体記憶装置の提供。【構成】テストモード状態にするためのテスト信号を発生するテスト信号発生手段と、通常モード状態の時には記憶セル中及び冗長セル中に記憶されたデータをセンスアンプを介して出力回路に出力し、テストモード状態の時には記憶セル中及び冗長セル中に記憶されたデータをセンスアンプが検知することを防止する手段と、アドレス入力信号が不良アドレスと一致しているか否かを示す信号をセンスアンプに検知させるための手段と、を具備する。
Claim (excerpt)：
行列状に配列された記憶セル中に不良セルを有する場合に、この不良セルを含む記憶セル群の選択に際して、前記記憶セルとは別個に設けられた冗長セル群に切換えて選択するとともに、切換えられた冗長セル群のアドレス及び対応する不良セルを含む前記記憶セル群のアドレスを不揮発性の記憶素子により記憶している半導体記憶装置において、テストモード状態にするためのテスト信号を発生するテスト信号発生手段と、通常モード状態の時には前記記憶セル中及び冗長セル中に記憶されたデータをセンスアンプを介して出力回路に出力し、テストモード状態の時には前記記憶セル中及び冗長セル中に記憶されたデータをセンスアンプが検知することを防止する手段と、アドレス入力信号が不良アドレスと一致しているか否かを示す信号を前記センスアンプに検知させるための手段と、を具備したことを特徴とする半導体記憶装置。
Patent cited by the Patent：
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