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J-GLOBAL ID：200903038694047699

PDP駆動回路

Inventor： 大田原 正幸
Applicant, Patent owner： 株式会社富士通ゼネラル
Gazette classification：公開公報
Application number (International application number)：1993219932
Publication number (International publication number)：1995075119
Application date： Sep. 03, 1993
Publication date： Mar. 17, 1995
Summary：

【要約】【目的】 PDPの駆動回路において、1フレームを構成するサブフィールドごとにPDPに対する書き込み放電の動作・禁止を制御する。【構成】 1フレームを映像信号の階調を表すビット数と同数のサブフィールドに分けてPDPを駆動するPDP駆動回路において、前記ディジタル映像信号(RGB)における1つのビットに係るデータ信号をクロック信号とし、同データ信号がHまたはLに応じてそれぞれ所定のレベルの信号を出力し、垂直同期信号で出力をクリアする、RGB各映像信号の全ビットに対して設けてなるDーFFそれぞれと(1a〜1f等)、同記DーFFそれぞれよりの所定レベルの信号に係るデータをサブフィールドの期間蓄積し、同蓄積したデータ中に映像信号がHであることを示すデータが含まれていないときには当該サブフィールドのPDPに対する書き込み放電を禁止させるサブフィールド制御手段(4、5)とを具備する。

Claim (excerpt)：

1フレームをデイジタル映像信号の階調を表すビット数と同数のサブフィールドに分けてPDPを駆動するPDP駆動回路において、前記ディジタル映像信号における1つのビットに係るデータ信号をクロック信号とし、同データ信号がハイレベルまたはローレベルに応じてそれぞれ所定のレベルの信号を出力し、垂直同期信号で出力をクリアする、RGB各映像信号の全てのビットに対して設けてなるフリップフロップそれぞれと、前記フリップフロップそれぞれよりの所定レベルの信号に係るデータをサブフィールドの期間蓄積し、同蓄積したデータ中に映像信号がハイレベルであることを示すデータが含まれていないときには当該サブフィールドのPDPに対する書き込み放電を停止させるサブフィールド制御手段とを具備したことを特徴とするPDP駆動回路。

IPC (3)：

H04N 9/30 ,  G09G 3/20 ,  G09G 3/28