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J-GLOBAL ID：200903038773527469

半導体メモリ

Inventor： 有馬 和範
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 渡部 敏彦
Gazette classification：公開公報
Application number (International application number)：1992252120
Publication number (International publication number)：1994076558
Application date： Aug. 27, 1992
Publication date： Mar. 18, 1994
Summary：

【要約】【目的】 複数の記憶セルが集積された半導体メモリの初期設定をゲート数を増大させずに行えるようにする。【構成】 複数のラッチLTの入力端子D、Gには、各々、初期設定すべきデータ信号WD、ORゲートG1の出力信号が与えられ、ORゲートG1の出力信号が立ち下がったとき、その時点でのデータ信号WDの信号レベルがラッチされる。ORゲートG1の出力信号は、リセット信号RSTが「1」から「0」になりリセットが解除されたとき、立ち下がる。すなわち、リセット中に与えられたデータが、リセットが解除された瞬間にラッチされ初期設定される。この記憶制御は、各ラッチLTとも、ORゲートG1の出力信号に基づいて行われる。

Claim (excerpt)：

複数の記憶セルを集積した半導体メモリにおいて、前記記憶セルに対するデータ書込を制御する信号をリセット信号に基づいて生成する信号生成回路を設け、前記信号生成回路にて生成された書込制御信号を複数の記憶セルの各書込制御端子に共通に入力するよう構成したことを特徴とする半導体メモリ。

IPC (5)：

G11C 7/00 311 ,  G11C 11/41 ,  G11C 11/401 ,  G11C 16/06 ,  H03K 19/173 101

FI (3)：

G11C 11/34 W ,  G11C 11/34 371 E ,  G11C 17/00 309 Z

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭62-154286
  
• 特開昭62-065288