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J-GLOBAL ID：200903038856450514
論理ダイレクトメモリアクセス方式
Inventor：
Applicant, Patent owner：
Agent (1)：
原田 信市
Gazette classification：公開公報
Application number (International application number)：1995091947
Publication number (International publication number)：1996263426
Application date： Mar. 27, 1995
Publication date： Oct. 11, 1996
Summary：
【要約】【目的】 ダイレクトメモリアクセスコントローラが使用するページテーブルのためのメモリ空間を無くし、全ての物理アドレス空間に対してリアルタイムにダイレクトメモリアクセスができ、マルチプロセッサシステムのための簡潔な割り込み処理が行えるようにする。【構成】 ダイレクトメモリアクセスコントローラDMAC1,DMAC1に、マイクロプロセッサMPU1,MPU2のプロセッサ内メモリ管理機構MMU1,MMU2と互換性があるコントローラ内メモリ管理機構DMMU1,DMMU2を備える。このコントローラ内メモリ管理機構のトランスレーション・ルックアサイド・バッファ・エントリに、ダイレクトメモリアクセスを起動したマイクロプロセッサの番号とダイレクトメモリアクセス終了割り込みレベルとを保持する。
Claim (excerpt)：
論理アドレスを物理アドレスに変換するためのページテーブルエントリの配列であるユーザプロセスページマップを有するメモリと、論理アドレスと物理アドレスのマップを示したトランスレーション・ルックアサイド・バッファ・エントリ、及び前記ユーザプロセスページマップを参照して論理アドレスを物理アドレスにページ単位で変換するプロセッサ内メモリ管理機構を含む少なくとも1つのマイクロプロセッサと、少なくとも1つのダイレクトメモリアクセスコントローラとを有する電子計算機システムにおいて、前記ダイレクトメモリアクセスコントローラが、ページ単位でダイレクトメモリアクセスできるように前記プロセッサ内メモリ管理機構と論理アドレス空間及び物理アドレス空間が等しいコントローラ内メモリ管理機構を備え、このコントローラ内メモリ管理機構は、前記マイクロプロセッサのトランスレーション・ルックアサイド・バッファ・エントリに対応するトランスレーション・ルックアサイド・バッファ・エントリを有することを特徴とする論理ダイレクトメモリアクセス方式。
IPC (2)：
G06F 13/28 310
, G06F 13/14 320
G06F 13/28 310 M
, G06F 13/14 320 H
