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J-GLOBAL ID：200903038866613853

電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置

Inventor： 平野 恭章
Applicant, Patent owner： シャープ株式会社
Agent (1)： 青山 葆 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000173516
Publication number (International publication number)：2001351393
Application date： Jun. 09, 2000
Publication date： Dec. 21, 2001
Summary：

【要約】【課題】 低電圧動作時における遅延時間を短縮する。【解決手段】 制御電圧印加回路18は、高電圧動作時に、カスケードTr11,12のゲートにバイアス電圧VbiasとしてVccを印加する。その結果、Tr13,14のドレイン電圧はワースト条件でも(Vcc-Vthn)となり、オフリーク特性の劣化を防止できる。また、低電圧動作時には、バイアス電圧Vbiasとして1.1Vを印加する。こうして、カスケードTr11,12の電流を制限してTr13,14によるVssへの引き込み能力を低くする。その結果、入力信号inの「H」への遷移時に、オフするTr14が瞬間的にオンになってもその影響は小さく、Tr16がオンすると出力信号outは速やかに立ち上ることができ、遅延時間を短縮できる。

Claim (excerpt)：

高レベルがデバイスの電源電圧であり低レベルが基準電圧である入力信号を、高レベルが第1電圧であり低レベルが基準電圧である出力信号に変換すると共に、電圧緩和用のカスケードトランジスタを有し、上記第1電圧として、供給される電源の電圧レベルに応じて少なくとも第1レベルと第2レベルとの二つの電圧レベルが出力される電圧レベルシフタ回路であって、上記第1電圧のレベルが上記電源電圧より高い上記第1レベルになる高電圧動作時には、上記カスケードトランジスタのゲートに第2電圧を印加する一方、上記第1電圧のレベルが上記電源電圧に等しい上記第2レベルになる低電圧動作時には、上記カスケードトランジスタのゲートに第3電圧を印加する制御電圧印加手段を備えたことを特徴とする電圧レベルシフタ回路。

IPC (9)：

G11C 16/06 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 27/10 481 ,  H01L 29/788 ,  H01L 29/792 ,  H03K 19/0185

FI (8)：

H01L 27/10 481 ,  G11C 17/00 632 D ,  G11C 17/00 633 D ,  G11C 17/00 634 A ,  H01L 27/04 G ,  H01L 27/10 434 ,  H01L 29/78 371 ,  H03K 19/00 101 E

F-Term (36)：

5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD09 ,  5B025AE05 ,  5B025AE06 ,  5B025AE08 ,  5F001AA01 ,  5F001AB02 ,  5F001AE02 ,  5F001AE03 ,  5F001AE30 ,  5F038AV06 ,  5F038BG03 ,  5F038BG08 ,  5F038DF05 ,  5F038EZ20 ,  5F083EP23 ,  5F083ER22 ,  5F083ER25 ,  5F083GA01 ,  5F083GA06 ,  5F083LA04 ,  5F083LA05 ,  5J056AA32 ,  5J056BB07 ,  5J056BB49 ,  5J056CC21 ,  5J056DD13 ,  5J056DD29 ,  5J056EE06 ,  5J056EE12 ,  5J056FF07 ,  5J056FF08 ,  5J056GG09 ,  5J056KK01