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J-GLOBAL ID：200903038875369302

半導体不揮発性記憶装置の製造方法

Inventor： 伊東 英樹
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1997228263
Publication number (International publication number)：1999067938
Application date： Aug. 25, 1997
Publication date： Mar. 09, 1999
Summary：

【要約】【課題】膜厚の異なるメモリトランジスタのゲート絶縁膜と選択トランジスタのゲート絶縁膜をゲート絶縁膜の加工工程を短縮して形成でき、また、パターン密度の縮小化などが可能な半導体不揮発性記憶装置の製造方法を提供する。【解決手段】メモリトランジスタ形成領域と選択トランジスタ形成領域において、半導体基板10に形成されたチャネル形成領域の上層にゲート絶縁膜20a、20bを形成し、その上層に電荷蓄積層30a、30bを形成し、その上方にコントロールゲート31a、31bを形成し、少なくともメモリトランジスタ形成領域を被覆するマスク層23を形成して、このマスク層をマスクとして選択トランジスタ形成領域のゲート絶縁膜20cを厚膜化し、メモリトランジスタ形成領域と選択トランジスタ形成領域において、ソース・ドレイン領域を形成する。

Claim (excerpt)：

電荷蓄積層を有するメモリトランジスタと、当該メモリトランジスタを選択する選択トランジスタとを有する半導体不揮発性記憶装置の製造方法であって、メモリトランジスタ形成領域と選択トランジスタ形成領域において、半導体基板に形成されたチャネル形成領域の上層にゲート絶縁膜を形成する工程と、前記メモリトランジスタ形成領域と選択トランジスタ形成領域において、前記ゲート絶縁膜の上層に電荷蓄積層を形成する工程と、前記メモリトランジスタ形成領域と選択トランジスタ形成領域において、前記電荷蓄積層の上方にコントロールゲートを形成する工程と、少なくとも前記メモリトランジスタ形成領域を被覆するマスク層を形成する工程と、前記マスク層をマスクとして前記選択トランジスタ形成領域のゲート絶縁膜を厚膜化する工程と、前記メモリトランジスタ形成領域と選択トランジスタ形成領域において、ソース・ドレイン領域を形成する工程とを有する半導体不揮発性記憶装置の製造方法。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434