Pat
J-GLOBAL ID：200903038876089737
メモリ装置
Inventor：
Applicant, Patent owner：
Agent (1)：
尾身 祐助
Gazette classification：公開公報
Application number (International application number)：2001237285
Publication number (International publication number)：2003051184
Application date： Aug. 06, 2001
Publication date： Feb. 21, 2003
Summary：
【要約】【課題】 トンネルダイオード等の負性抵抗デバイスを用いて、DRAMと同程度の集積度を有し、かつ、SRAMのようにリフレッシュ動作の不要なメモリ装置を提供する。【解決手段】 ワード線1とビット線2との交差点に、ゲートおよびドレインを、それぞれ、ワード線1とビット線2とに接続したNチャネルFET3と、NチャネルFET3のソースとセルプレートCPとの間に接続されたセル容量4と、ワード線1と基準電圧線7との間に直列接続された第1および第2の負性抵抗デバイス5、6より成る負性抵抗デバイス対15とを配置する。直列接続された負性抵抗デバイス5、6の共通点は、NチャネルFET3のソースとセル容量4の一方の端子とが接続されたメモリセルノードMNに接続されている。負性抵抗デバイス対15が双安定動作を行う2つの電圧に対応してセル容量の電荷量が決まるために、スタティックに情報を保持することが可能になる。
Claim (excerpt)：
複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、制御入力端子と書き込み/読み出し端子と記憶端子とを有し、前記制御入力電極が前記ワード線に接続され、前記書き込み/読み出し端子が前記ビット線に接続された転送素子と、一端が前記ワード線に接続され、他端が前記転送素子の記憶端子に接続された第1の負性抵抗デバイスと、一端が前記転送素子の記憶端子に接続され他端が固定電位点に接続された第2の負性抵抗デバイスと、を備えていることを特徴とするメモリ装置。
IPC (2)：
G11C 11/38
, H01L 27/10 371
G11C 11/38
, H01L 27/10 371
5B015JJ36
, 5B015JJ37
, 5B015KA02
, 5B015KA04
, 5B015KA13
, 5B015QQ01
, 5B015QQ08
, 5F083FZ10
, 5F083GA09
, 5F083KA01
, 5F083KA05
