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J-GLOBAL ID：200903038892061583

半導体装置の製造方法

Inventor： 神代 道博 ,  北村 謙二 ,  出頭 栄子 ,  遠藤 陸男
Applicant, Patent owner： 本田技研工業株式会社
Agent (2)： 下田 容一郎 ,  田宮 寛祉
Gazette classification：公開公報
Application number (International application number)：2002165273
Publication number (International publication number)：2004014741
Application date： Jun. 06, 2002
Publication date： Jan. 15, 2004
Summary：

【課題】設備を改造することなく薄型の半導体装置を形成することが可能な半導体装置の製造方法を提供する。【解決手段】第1半導体基板に第1導電型の層および第2導電型の層を形成する工程と、第1半導体基板に形成した第2導電型の層あるいは第2半導体基板のどちらか一方の表面に酸化膜を形成し、第1半導体基板と第2半導体基板を酸化膜を介して接合する工程と、第1半導体基板を所定の厚さに研磨する工程と、第1半導体基板にベース領域とエミッタ領域とゲート電極とエミッタ電極を形成する工程と、第2半導体基板の表面に選択的にマスクを形成する工程と、第1半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、第2半導体基板を除去する工程と、マスクおよび露出している酸化膜を除去する工程と、第2導電型の層の表面を所定の厚さにエッチングする工程と、を具備する。【選択図】 図7

Claim (excerpt)：

第1半導体基板および第2半導体基板を準備し、前記第1半導体基板に前記第1半導体基板の不純物濃度よりも高濃度の不純物を含む第1導電型の層および第2導電型の層を形成する工程と、 前記第1半導体基板に形成した前記第2導電型の層あるいは、前記第2半導体基板の少なくとも一方の表面に酸化膜を形成し、前記第1半導体基板と前記第2半導体基板を前記酸化膜を介して接合する工程と、 前記第1半導体基板を所定の厚さに研磨する工程と、 前記第1半導体基板に第2導電型のベース領域と、第1導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、 前記第2半導体基板の表面に選択的にマスクを形成する工程と、 前記第1半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、前記酸化膜をストップ層として、前記第2半導体基板を除去する工程と、 前記マスクおよび露出している酸化膜を除去する工程と、 前記第2導電型の層の表面を、所定の時間、所定の温度、および所定の薬液濃度でもって所定厚をエッチングする工程と、 前記封止を取り除く工程と、 前記第2導電型の層の表面に電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L29/78 ,  H01L21/02 ,  H01L21/336 ,  H01L27/12

FI (12)：

H01L29/78 655C ,  H01L29/78 652G ,  H01L29/78 652H ,  H01L21/02 B ,  H01L21/02 C ,  H01L27/12 B ,  H01L29/78 658A ,  H01L29/78 658E ,  H01L29/78 658F ,  H01L29/78 658G ,  H01L29/78 658K ,  H01L29/78 658Z