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J-GLOBAL ID：200903038942572142

並列型不揮発性半導体記憶装置及び同装置の使用方法

Inventor： 加藤 正高 ,  足立 哲生 ,  久米 均 ,  小林 孝
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 薄田 利幸
Gazette classification：公開公報
Application number (International application number)：1995081003
Publication number (International publication number)：1996279566
Application date： Apr. 06, 1995
Publication date： Oct. 22, 1996
Summary：

【要約】【目的】極めて高密度の電気的書換可能な不揮発性記憶装置を容易に実現することができる新規な構成の半導体集積回路及びその使用方法を提案すること。【構成】一導電型の半導体基板上に同基板と電気的に分離して同一導電型のウェル層を形成し、当該ウェル層内にドレイン領域及びソース領域をそれぞれ形成したMOSトランジスタをメモリセルとして使用する。ウェル層は、半導体基板とは異なる動作電圧を付加するため、その相互間をウェル配線によって共通に接続する。制御ゲート、ドレイン領域及びソース領域は、従来と同様、行又は列ごとに個別のワード線、データ線又はソース線によって接続する。データ消去時は、所定の正電圧をウェル配線に付加し、当該電圧よりも低い所定の電圧(例えば負電圧)を選択ワード線に付加する。データ書込時は、所定の負電圧をウェル配線に付加し、当該電圧よりも高い所定の電圧(例えば正電圧)を選択ワード線に付加する。

Claim (excerpt)：

半導体基板上に形成された制御ゲート、浮遊ゲート、ゲート絶縁膜、ドレイン領域及びソース領域を備えたMOS型電界効果トランジスタ(以下「MOSトランジスタ」という)からなる複数個のメモリセルをマトリックス状に配置し、制御ゲートの相互間を行ごとに個別のワード線によって接続し、ドレイン領域の相互間を列ごとに個別のデータ線によって接続し、かつ、ソース領域の相互間を列ごとに個別のソース線によって接続することによって構成した並列接続のメモリアレイからなる半導体記憶装置において、メモリセルを構成する個々のMOSトランジスタは、一導電型の半導体基板上に同基板と電気的に分離して形成された同一導電型のウェル層内にドレイン領域及びソース領域をそれぞれ形成してなるものであり、かつ、各メモリセルのウェル層の相互間は、ウェル配線によって共通に接続されていることを特徴とする並列型不揮発性半導体記憶装置。

IPC (6)：

H01L 21/8246 ,  H01L 27/112 ,  G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 27/10 433 ,  G11C 17/00 510 A ,  H01L 29/78 371