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J-GLOBAL ID：200903038961749150

導電層形成用の型及びその製造方法

Inventor： 渡辺 秋彦 ,  大畑 豊治
Applicant, Patent owner： ソニー株式会社
Agent (1)： 逢坂 宏
Gazette classification：公開公報
Application number (International application number)：2002230338
Publication number (International publication number)：2004071895
Application date： Aug. 07, 2002
Publication date： Mar. 04, 2004
Summary：

【課題】フラットパネルディスプレイ等の製造プロセスにおいて、公害の発生を抑制しつつ、少ない工程数で高精度かつ確実な配線を低コストにて実現が可能な導電層形成用の型及びその製造方法を提供すること。【解決手段】基板6上の剥離層7の上に配したフォトレジスト層8に、所定パターンに対応した凹状原型9を形成し、この原型9に型材層2Aを充填後に、型材層2Aの背面を平坦化処理して、この平坦化した面を支持体5に接合後、剥離層7及びフォトレジスト層8を除去することにより、支持体5に凸状成型部2が一体化された機械的強度の優れたスタンパ1を構成する。これにより、高精度な凸状成型部が形成され、このスタンパ1を用いて型押しすることにより、簡単に配線パターン等を形成できるため、配線工程が簡素化され、薬品廃液による公害発生の抑制と共に、コスト低減が可能になる。【選択図】 図2

Claim (excerpt)：

所定パターンの導電層を形成するための型であって、前記所定パターンに対応したパターンを有するパターン構成部と、前記パターン構成部の平坦化された背面に接合された支持体とによって構成された、導電層形成用の型。

IPC (1)：

H01L33/00

FI (1)：

H01L33/00 N

F-Term (9)：

5F041AA38 ,  5F041AA42 ,  5F041DB09 ,  5F041DC01 ,  5F041DC08 ,  5F041DC23 ,  5F041DC66 ,  5F041DC83 ,  5F041FF01