Pat

J-GLOBAL ID：200903039100021357

チャッキングの再現性を向上するための技術的手段

Inventor： フレッド シー. レデカー ,  ロバート ジェイ. ステガー ,  シーチャン リ
Applicant, Patent owner： アプライド マテリアルズ インコーポレイテッド
Agent (1)： 長谷川 芳樹 (外4名)
Gazette classification：公開公報
Application number (International application number)：1998081767
Publication number (International publication number)：1998313047
Application date： Mar. 27, 1998
Publication date： Nov. 24, 1998
Summary：

【要約】【課題】 基板のプラズマ式CVD処理に用いる静電チャックのチャッキング力の再現性を向上するための方法と装置を提供すること。【解決手段】 本発明は、各チャンバクリーニングプロセス後に、SiO2等の誘電体層76で静電チャック32のプリコーティングを行うものである。静電チャック32上に堆積される均一に固着した誘電体層76は、チャンバクリーニング中のチャック表面を覆うカバーウェーハの必要性を排除し、より信頼できるウェーハの把持を提供する。

Claim (excerpt)：

真空チャンバ内に配設される静電チャックの表面を準備調整する方法であって、誘電体層を、前記真空チャンバ内に配置される静電チャックのウェーハ支持面上に堆積させるステップと、基板を前記ウェーハ支持面上に位置決めするステップと、前記基板を、前記静電チャックに保持しつつ処理するステップと、を含む方法。

IPC (3)：

H01L 21/68 ,  B23Q 3/15 ,  H02N 13/00

FI (3)：

H01L 21/68 R ,  B23Q 3/15 D ,  H02N 13/00 D

Patent cited by the Patent：

Cited by examiner (1)

• 静電チャック
  Gazette classification：公開公報   Application number：特願平5-220873   Applicant：富士電機株式会社