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J-GLOBAL ID：200903039129682166

ヘテロ接合電界効果トランジスタ及びその製造方法

Inventor： 山田 朋幸
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：2001389418
Publication number (International publication number)：2003188190
Application date： Dec. 21, 2001
Publication date： Jul. 04, 2003
Summary：

【要約】【課題】 リセス構造を有する III族窒化物系ヘテロ接合電界効果トランジスタ(HFET)を形成する。【解決手段】 基板上に、GaNからなるバッファ層14と、アンドープ又はn型不純物を含有するGaNからなるチャネル層16と、チャネル層よりも大きな禁制帯幅を有しかつn型不純物を含有するAl<SB>x</SB>In<SB>y</SB>Ga<SB>1-(x+y)</SB>N(0<x<1,0<y<1,x+y≦1)からなるキャリア供給層20と、キャリア供給層よりも高濃度のn型不純物を含有するGaNからなる前駆コンタクト層22’とを順次設けて得られる第1積層体30の、キャリア供給層20と前駆コンタクト層22’とのエッチング選択比を利用してリセス構造を有するコンタクト層22を形成する。

Claim (excerpt)：

基板上に、GaNからなるバッファ層と、アンドープ又はn型不純物を含有するGaNからなるチャネル層と、該チャネル層よりも大きな禁制帯幅を有しかつn型不純物を含有するAl<SB>x</SB>In<SB>y</SB>Ga<SB>1-(x+y)</SB>N(0<x<1,0<y<1,x+y≦1)からなるキャリア供給層と、該キャリア供給層よりも高濃度のn型不純物を含有するGaNからなり、互いに離間された2つの領域として形成されたコンタクト層とを順次具え、前記キャリア供給層上であって前記2つの領域間に、該2つの領域とは離間されてゲート電極が設けられており、前記2つの領域のうち一方の領域上にはソース電極が設けられており、他方の領域上にはドレイン電極が設けられていることを特徴とするヘテロ接合電界効果トランジスタ。

IPC (4)：

H01L 21/338 ,  H01L 21/28 301 ,  H01L 29/778 ,  H01L 29/812

FI (2)：

H01L 21/28 301 H ,  H01L 29/80 H

F-Term (32)：

4M104AA04 ,  4M104AA07 ,  4M104BB04 ,  4M104BB14 ,  4M104CC01 ,  4M104CC03 ,  4M104DD34 ,  4M104DD68 ,  4M104DD78 ,  4M104FF27 ,  4M104GG11 ,  4M104GG12 ,  4M104HH15 ,  4M104HH17 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM08 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR10 ,  5F102HC11 ,  5F102HC16 ,  5F102HC19 ,  5F102HC21