Pat

J-GLOBAL ID：200903039219773144

半導体装置およびその製造方法

Inventor： ▲もたい▼ 貴子
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1999373525
Publication number (International publication number)：2001189437
Application date： Dec. 28, 1999
Publication date： Jul. 10, 2001
Summary：

【要約】【課題】下部キャパシタ電極としてSRO膜を用いたキャパシタにおいて、素子特性の劣化を招くことなく、必要なキャパシタ面積を確保すること。【解決手段】アスペクトの小さい開口部を有するTEOS膜15を形成し、このTEOS膜の開口部の内部を埋め込むように全面にSRO膜17をスパッタ法により形成し、開口部の外部の不要なSRO膜17をCMPにより除去し、SRO膜17に熱処理を施し、SRO膜17をSRO膜17’と突出したRuO2 膜18とからなる立体形状のSRO・RuO2 複合膜19に変え、この立体形状のSRO・RuO2 複合膜19を下部キャパシタ電極として用いる。

Claim (excerpt)：

半導体基板と、この半導体基板上に形成された開口部を有する第1の絶縁膜と、ABO3 型導電性ペロブスカイト酸化物膜およびBOx 膜(xは正の整数)で形成された下部キャパシタ電極であって、前記ABO3 型導電性ペロブスカイト酸化物膜は前記開口部の内部に形成され、かつ前記BOx 膜はその一部が前記ABO3 型導電性ペロブスカイト酸化物膜の内部に形成され、残りの部分が前記ABO3 型導電性ペロブスカイト酸化物膜から前記開口部の外に突出している下部キャパシタと、この下部キャパシタ電極上に形成されたキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部キャパシタ電極とを具備してなることを特徴とする半導体装置。

IPC (3)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451

FI (3)：

H01L 27/10 451 ,  H01L 27/10 651 ,  H01L 27/10 621 Z

F-Term (19)：

5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083AD54 ,  5F083GA06 ,  5F083GA25 ,  5F083JA14 ,  5F083JA15 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA45 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR05 ,  5F083PR33 ,  5F083PR40