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J-GLOBAL ID：200903039258457063

半導体記憶装置

Inventor： 石村 民弘 ,  宮本 三平
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1992054702
Publication number (International publication number)：1994012868
Application date： Mar. 13, 1992
Publication date： Jan. 21, 1994
Summary：

【要約】【目的】 TG信号発生回路のパターン面積を低減するとともに、貫通電流防止や効率よく昇圧するためのタイミング調整用のdelay回路を削除し、メモリセル選択信号のみで容易に制御できるようにすること。【構成】 図1は、本発明の半導体記憶装置に適用されるTG信号発生回路の第1の実施例を示す回路図である。同実施例におけるTG信号発生回路12は、Vppレベル、VccレベルまたはVssレベルのTG信号をノードN3より出力する回路であり、制御回路13を構成するPMOSトランジスタT1、NMOSトランジスタT2、PMOSトランジスタT3及びNMOSトランジスタT4と、制御回路15を構成するPMOSトランジスタT5及びNMOSトランジスタT6と、インバータINV1により構成されている。

Claim (excerpt)：

情報を記憶する複数のメモリセルアレイがトランスファゲートを介して接続され、このトランスファゲート制御信号を前記所定のトランスファゲートに出力する複数のトランスファゲート制御信号発生回路と、このトランスファゲート制御信号発生回路を選択的に活性化する選択信号を出力する複数の選択信号発生回路とを有する半導体記憶装置において、前記トランスファゲート制御信号発生回路は、第1の電源レベルおよび基準電位に接続されるとともに、前記選択信号発生回路より第1の選択信号を入力し、この第1の選択信号に応じて前記第1の電源レベルおよび基準電位のいずれかを出力する第1の制御回路と、前記第1の電源レベルに接続されるとともに第2の選択信号を入力し、前記第1の制御回路からの出力に応じて前記第1の電源レベルおよび第2の選択信号のレベルのいずれかを出力する第2の制御回路とを有し、前記第2の制御回路は、ソースが第1の電源レベルに、ドレインが出力ノードに、ゲートが前記第1の制御回路の出力にそれぞれ接続された第1のトランジスタと、ドレインが前記出力ノードに、ソースが第2の電源レベルと基準電位をとる前記第2の選択信号線に、ゲートが前記第1の制御回路の出力にそれぞれ接続された第2のトランジスタとを有し、前記第2の制御回路より出力されるトランスファゲート制御信号は、前記第1の選択信号と第2の選択信号のレベルに応じて、前記第1の電源レベルと、前記第2の電源レベルと、前記基準電位のいずれかの値をとることを特徴とする半導体記憶装置。

Patent cited by the Patent：

Cited by examiner (3)

• 特開平3-241589
  
• 特開平3-023590
  
• 特開平3-086995