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J-GLOBAL ID：200903039310051879

半導体メモリセルのキャパシタ構造およびその形成方法

Inventor： ジェオン-ミン セオン ,  フワン-ミェオン キム
Applicant, Patent owner： エルジー セミコン カンパニー リミテッド
Agent (1)： 笹島 富二雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996342948
Publication number (International publication number)：1997186300
Application date： Dec. 24, 1996
Publication date： Jul. 15, 1997
Summary：

【要約】【課題】 半導体メモリセルのキャパシタの漏洩電流を抑制する。【解決手段】 基板Sと、該基板S表面の所定部位が露出されるようにコンタクトホールを有して形成された絶縁膜20と、該絶縁膜20の所定部位に形成され導電性プラグ22、該導電性プラグ22上に形成された酸化防止膜24、および該酸化防止膜24上に形成されたペロブスカイト型構造の導電性シード層26からなる第1電極28と、該第1電極28上に形成されたペロブスカイト型構造の誘電体膜30と、該誘電体膜30上に形成されたペロブスカイト型構造の第2電極32とから半導体メモリセルのキャパシタ構造を構成する。

Claim (excerpt)：

ペロブスカイト型構造の誘電体膜を用いた半導体メモリセルの単一層キャパシタ構造であって、基板と、該基板上に形成され、前記基板表面の所定部位が露出されるコンタクトホールを有した絶縁膜と、該絶縁膜上の所定部位に形成された導電性プラグ、該導電性プラグ上に形成された酸化防止膜、および該酸化防止膜上に形成されたペロブスカイト型構造の導電性シード層からなる第1電極と、該第1電極上に形成されたペロブスカイト型構造の誘電体膜と、該誘電体膜上に形成されたペロブスカイト型構造の第2電極と、を備えてなる半導体メモリセルのキャパシタ構造。

IPC (10)：

H01L 27/108 ,  H01L 21/8242 ,  C30B 29/22 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 39/02 ZAA ,  H01L 39/24 ZAA

FI (7)：

H01L 27/10 651 ,  C30B 29/22 Z ,  H01L 39/02 ZAA B ,  H01L 39/24 ZAA B ,  H01L 27/04 C ,  H01L 27/10 621 A ,  H01L 29/78 371