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J-GLOBAL ID：200903039393224982

シリル化平坦化レジスト及び平坦化方法並びに集積回路デバイスの製造方法

Inventor： 中戸 達朗 ,  デイビッド アーサー ビドゥセック
Applicant, Patent owner： シャープ株式会社 ,  シャープ・マイクロエレクトロニクス・テクノロジー・インコーポレイテッド
Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：1993134936
Publication number (International publication number)：1994267810
Application date： Jun. 04, 1993
Publication date： Sep. 22, 1994
Summary：

【要約】 (修正有)【目的】 簡潔化された方法による高精度の多層半導体製造プロセスを提供し、プロセスの解像度を損なうことなく公知の3層加工技術を簡潔化する。【構成】 基板上のトポグラフを平坦化レジスト層52で被覆する工程;シリコン含有蒸気または液体の存在中で平坦化レジスト層52をソフトベークする工程;平坦化層をイメージングレジスト層57で被覆する工程;57をソフトベークする工程;57を現像する工程;および平坦化層をエッチングする工程を包含する。平坦化層はリソグラフィプロセスにおいて従来用いられているノボラックおよび他の有機ポリマーを包含する。とりわけ、ポリマーはノボラック、ポリメチルメタクリレート、ポリジメチルグルタルイミド、およびポリヒドロキシスチレンからなる群から選択される。平坦化層は樹脂を溶解するために用いる溶媒と融和性を有する有機酸モイエッティを包含する。特に酸モイエッティとしてはインドール-3-カルボン酸が用いられる。

Claim (excerpt)：

以下の工程を包含する2層平坦化方法:(a)基板上のトポグラフを平坦化レジスト層で被覆する工程;(b)シリコン含有蒸気または液体の存在中で該平坦化レジスト層をソフトベークする工程;(c)該平坦化レジスト層をイメージングレジスト層で被覆する工程;(d)該イメージングレジスト層をソフトベークする工程;(e)該イメージングレジスト層を選択的に輻射に露光する工程;(f)該イメージングレジスト層を現像する工程;および(g)該平坦化層をエッチングする工程。

IPC (3)：

H01L 21/027 ,  H01L 21/302 ,  H01L 21/312