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J-GLOBAL ID：200903039769791433

集積回路内のトレンチ分離構造および作成方法

Inventor： スティーブン・エス・プーン ,  シン・フアン・ツェン
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 大貫 進介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994251545
Publication number (International publication number)：1995115124
Application date： Sep. 21, 1994
Publication date： May. 02, 1995
Summary：

【要約】 (修正有)【目的】 信頼性を改善して高密度の集積回路を作成できるトレンチ分離構造を提供する。【構成】 Si基板上にバッファ層とエッチ・ストップ層を形成し異方性エッチングにより溝(トレンチ)を形成する。溝は基板内に能動領域23を規定する。溝側壁24と溝底26に隣接して溝ライナ28を熱酸化で形成し、溝底の下方の基板部分にイオン注入してチャネル・ストップ領域30を形成する。次に化学蒸着したSiO2で溝充填材を形成し、溝充填材の一部を選択除去して溝プラグ34を形成する。表面を熱酸化してSiO2からなる第1誘電層42を能動領域23上に形成するが、第1誘電層は酸窒化Siでもよい。さらに第1誘電層と能動領域及び溝分離領域40上にSiO2薄層の第2誘電層44を形成し、その上にトランジスタ・ゲート電極46を形成する。ゲート電極と溝コーナとの間のゲート誘電体の厚さが増すので、溝コーナ上のゲート誘電体の破壊電圧が増大する。

Claim (excerpt)：

集積回路内のトレンチ分離構造であって:トレンチ(22)と能動領域(23)とが中に形成された半導体基板(12)であって、前記トレンチ(22)は前記能動領域(23)と隣接してトレンチ・コーナーを形成し、前記トレンチ(22)がトレンチ底(26)とトレンチ側壁(24)とを有する半導体基板(12);前記トレンチ側壁(24)と前記トレンチ底(26)とに隣接する誘電材料のトレンチ・ライナー(28,54)であって、前記トレンチ(22)を充填するには不充分な厚みを有するトレンチ・ライナー(28,54);前記トレンチ・ライナー(28,54)に隣接し、前記トレンチ(22)を実質的に充填するトレンチ・プラグ(34);前記能動領域(23)の上にある第1誘電層(42)であって、前記能動領域(23)に自己整合し、トレンチ・コーナーに隣接する第1誘電層(42);前記トレンチ・コーナーの上にある第2誘電層(44)であって、前記第1誘電層(42)と前記第2誘電層(44)とが20ナノメータ未満の厚みを有するゲート誘電層を形成する第2誘電層(44);および前記トレンチ・コーナーの上にあるトランジスタ・ゲート電極(46)であって、前記誘電層が前記トレンチ・コーナーと前記トランジスタ・ゲート電極(46)との間にあるトランジスタ・ゲート電極(46);によって構成されることを特徴とするトレンチ分離構造。

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平3-308828   Applicant：株式会社日立製作所