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J-GLOBAL ID：200903039772860560

半導体装置及びその製造方法

Inventor： 石谷 浩
Applicant, Patent owner： 株式会社東芝
Agent (3)： 大胡 典夫 ,  竹花 喜久男 ,  宇治 弘
Gazette classification：公開公報
Application number (International application number)：2003159575
Publication number (International publication number)：2004363303
Application date： Jun. 04, 2003
Publication date： Dec. 24, 2004
Summary：

【課題】半導体装置の多層配線におけるビアホール形成でビアホール内のタングステンプラグと第2メタル配線のコンタクト抵抗を低減する。【解決手段】半導体基板上に第1メタル配線13が形成され、この第1メタル配線13を被覆する層間絶縁膜14abと、この層間絶縁膜上に形成される第2メタル配線18とを備えている。この第2メタル配線18と第1メタル配線13とを電気的に接続するために層間絶縁膜内に複数のビアホール15,15が形成されている。これらのビアホール15,15内部には、例えばタングステンプラグ17が堆積され、隣り合うビアホール15,15は溝深さに比べて低い高さのビアホール分離形成部16bで分離され、隣り合うビアホール15,15に堆積されたタングステンプラグ17,17はビアホール分離形成部を覆って相互に接続されている。【選択図】図3

Claim (excerpt)：

半導体基板上に形成された第1メタル配線層と、この第1メタル配線層上に形成された層間絶縁膜と、この層間絶縁膜上に形成された第2メタル配線層と、これらの上第1および第2メタル配線層間の前記層間絶縁膜内に形成された複数のビアホールと、これらのビアホールを相互に分離し、その高さが前記複数のビアホールの溝深さに比べて低く形成されたビアホール分離形成部と、このビアホール分離形成部により互いに分離された前記複数のビアホール内に前記ビアホール分離形成部を埋め込むように堆積されたタングステン層とを備え、このタングステン層は前記ビアホール分離形成部の上端部において前記第2メタル配線層に接続されることを特徴とする半導体装置。

IPC (1)：

H01L21/768

FI (1)：

H01L21/90 B

F-Term (29)：

5F033HH09 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ19 ,  5F033KK09 ,  5F033KK18 ,  5F033KK33 ,  5F033MM08 ,  5F033MM13 ,  5F033NN29 ,  5F033PP04 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ03 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ92 ,  5F033QQ94 ,  5F033RR04 ,  5F033SS04 ,  5F033SS15 ,  5F033WW01 ,  5F033XX09