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J-GLOBAL ID：200903039783056916
CMOS回路の局部的相互接続および製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
合田 潔 (外4名)
Gazette classification：公開公報
Application number (International application number)：1993340994
Publication number (International publication number)：1994244370
Application date： Dec. 10, 1993
Publication date： Sep. 02, 1994
Summary：
【要約】【目的】 高密度のCMOS回路にタングステンの局部的相互接続を製造する方法およびタングステンで形成された局部的相互接続を持つ高密度CMOS回路を提供する。【構成】 (1)回路要素をその上に形成したシリコン基板を用意し、(2)上記シリコン基板上の回路要素上にクロムのエッチストップ層を付着させ、(3)上記クロム層上に非選択的方法でタングステンの導電層を付着させ、(4)上記タングステン層上にリソグラフイの方法でフォトレジスト・マスク層をパターン付けし、(5)上記クロム層で止まるように上記タングステン層をエッチングし、(6)上記フォトマスクを除去し、(7)指向性O2反応性イオンエッチングを使用して上記クロム層を上記シリコン層に達するまで除去する。その結果、接点が部分的にオーバラップし、密度と性能が向上した局部的相互接続ができる。
Claim (excerpt)：
少なくとも1つのタングステンの局部的相互接続を高密度CMOS回路に製造する方法であって、該製造方法は、回路要素をその上に形成したシリコン基板を用意し、上記シリコン基板の上記回路要素上にクロムのエッチ・ストップ層を付着させ、 上記クロム層上に非選択的方法でタングステンの導電層を付着させ、上記タングステン層上にリソグラフィの方法によりフォトレジスト・マスク層をパターン付けし、上記クロム層で止まるように上記タングステン層をエッチングし、上記フォトレジスト・マスクを除去し、指向性O2反応性イオンエッチングを使用して上記クロム層を上記シリコン層に達するまで除去すること、を含む方法。
IPC (4)：
H01L 27/092
, H01L 21/28
, H01L 21/3205
, H01L 21/90
H01L 27/08 321 F
, H01L 21/88 D
Cited by examiner (11)
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