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J-GLOBAL ID：200903040051156142
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1993215826
Publication number (International publication number)：1995066284
Application date： Aug. 31, 1993
Publication date： Mar. 10, 1995
Summary：
【要約】【目的】 SOI基板を用いて素子分離用のトレンチ溝を形成する際、溝形成の為のマスク材をエッチングする時、露出した埋め込み酸化膜が同時にエッチングされ、素子分離イールドが低下する。本提案はこの問題を解決する事を目的とする。【構成】 本提案では、埋め込み酸化膜にまで届くトレンチを、非等方性エッチングで形成した後、基板全面にホトレジストを塗布し、全面露光する事によりこのレジストをトレンチ溝内部のみに残置し、その後マスク材を剥離し同時に埋め込み酸化膜がエッチングされるのを防ぐ事により上記問題を解決する。
Claim (excerpt)：
第一の絶縁膜が埋め込まれたSOI構造を持つシリコン基板に、高濃度第一導電型埋め込み層を形成する工程と、第一導電型エピタキシャル層を全面に成長させる工程と、第二の絶縁膜をマスクに、基板に非等方性エッチングで第一の絶縁膜が露出するまで深い溝を形成する工程と、基板全面にホトレジストを塗布し前記溝内部にのみホトレジストを残置する工程と、基板上に露出した第二の絶縁膜を除去する工程と、次いで前記溝内部にのみ残置されたホトレジストを除去する工程と、前記溝内部に第三の絶縁膜を埋め込み素子分離領域を形成する工程と、エミッタベース形成予定領域とコレクタコンタクト形成予定領域以外の領域に第四の絶縁膜を形成する工程と、基板全面にベース層として第一の導電体を被着する工程と、前記第一の導電体を真性素子領域上に残置する工程と、前記第一の導電体のトンジスタ部に第二導電型の不純物を添加する工程と、基板全面に第五の絶縁膜を被着する工程と、トランジスタの真性領域上の第五の絶縁膜と第一の導体膜を基板が露出するまで写真蝕刻法及びエッチング法により除去し開口部を形成する工程と、開口部に露出した基板と第一の導電体に第六の絶縁膜を形成すると共に第一の導電体に添加されていた不純物を基板に拡散させる工程と、前記開口部に第二導電型の不純物を添加し真性ベース層を形成する工程と、第七の絶縁膜を前記開口部に残置してサイドウォールを形成すると共に前記開口部の基板を露出させる工程と、基板全面に第二の導電体を被着する工程と、前記第二の導電体に第一導電型不純物を高濃度に添加する工程と、第二の導電体に添加された第一導電型の不純物をエピタキシャル層に拡散してトランジスタのエミッタ層を形成する工程を含む半導体装置の製造方法。
IPC (4)：
H01L 21/762
, H01L 27/12
, H01L 21/331
, H01L 29/73
H01L 21/76 D
, H01L 29/72
