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J-GLOBAL ID：200903040064966534

半導体装置およびその製造方法

Inventor： 岡田 紀雄
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1997275768
Publication number (International publication number)：1999121413
Application date： Oct. 08, 1997
Publication date： Apr. 30, 1999
Summary：

【要約】【課題】 多層配線構造の半導体装置製造において、層間膜形成において用いる化学的機械研磨で、研磨面に傷を付けないようにする。【解決手段】 レジストパターン107のシリコンウエハ101周辺における端部は、第1層間膜102a端部と同じ位置かそれより外側に位置する状態とする。すなわち、W2≧W3とする。そして、そのレジストパターン107をマスクとして、絶縁膜106を選択的にエッチング除去し、その後レジストパターン107を除去することで第2層間膜106aを形成する。

Claim (excerpt)：

多層配線構造を有する半導体装置の製造方法において、前記半導体装置が形成される半導体基板上に第1絶縁層を形成する第1の工程と、前記第1絶縁層上に、導電体膜を形成する第2の工程と、前記半導体基板周辺部における前記導電体膜の端部が、前記第1絶縁層端部より内側となるように加工して電極配線層を形成する第3の工程と、前記電極配線層を含む前記半導体基板上に絶縁膜を形成する第4の工程と、前記半導体基板周辺部における前記絶縁膜の端部が、前記電極配線層端部より外側となるように加工して第2絶縁層を形成する第5の工程とを少なくとも備えたことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/304 321 ,  H01L 21/304 ,  H01L 21/3205

FI (3)：

H01L 21/304 321 S ,  H01L 21/304 321 M ,  H01L 21/88 K