Pat
J-GLOBAL ID：200903040304522540
ヘテロ接合型電界効果トランジスタおよびその製造方法
Inventor：
,
,
,
,
,
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992055708
Publication number (International publication number)：1993259192
Application date： Mar. 13, 1992
Publication date： Oct. 08, 1993
Summary：
【要約】【目的】結晶性を損なうことなく、簡単な工程で所望のしきい値電圧を得ることを可能としたヘテロ接合型FETを提供することを目的とする。【構成】半絶縁性GaAs基板101上に、i型GaAsバッファ層102、i型AlGaAsスペーサ層103、p型AlGaAs層104、i型AlGaAsスペーサ層105、n型GaAsチャネル層106、i型AlGaAs層107を順次エピタキシャル成長させたウェハを用いて、この上にゲート電極108が形成されている。このゲート電極108をマスクとしてSiをイオン注入してソース,ドレインの高濃度n+ 型層109,110が形成され、ここにオーミック電極111,112が形成される。エピタキシャル・ウェハの一部がエッチングされてp型AlGaAs層104に達する溝が形成され、露出したp型AlGaAs層104にコンタクトする制御電極113が形成されている。
Claim (excerpt)：
半導体基板と、前記半導体基板上に形成された第1導電型チャネル層と、前記第1導電型チャネル層上に形成されてチャネル層との間でヘテロ接合を構成する、バンドギャップの大きい材料からなる高抵抗半導体層と、前記高抵抗半導体層上に形成されたゲート電極と、前記ゲート電極を挟んで前記高抵抗半導体層に形成されたソース,ドレイン領域とを備え、前記第1導電型チャネル層の下部にチャネル層形成に先立ってエピタキシャル成長された第2導電型層を有し、この第2導電型層に接続される制御電極が設けられていることを特徴とするヘテロ接合型電界効果トランジスタ。
IPC (2)：
H01L 21/338
, H01L 29/812
Cited by examiner (6)
Show all
Return to Previous Page
