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J-GLOBAL ID：200903040308663385
容量素子の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
山川 政樹
Gazette classification：公開公報
Application number (International application number)：1993044338
Publication number (International publication number)：1994236963
Application date： Feb. 10, 1993
Publication date： Aug. 23, 1994
Summary：
【要約】【目的】 多層配線工程において、電極配線上にバイアスECRプラズマCVD法により良質の薄い絶縁膜を形成して、プロセス及び回路設計に負担をかけることなく容易に容量素子を形成する。【構成】 第1の電極配線層2を形成した後に層間絶縁膜3を形成し、この電極配線層2上の所望位置に容量素子を形成するために層間絶縁膜3を除去する工程においてその層間絶縁膜3をテーパ加工によりエッチングしてテーパ状の開口部6を形成する。次いで、その上に容量素子用の絶縁膜5をバイアスECRプラズマCVD法により形成し、さらに層間接続用のスルーホール9を開口後、第2の電極配線層7を形成することにより、その第2の電極配線層の一部7aを一方の電極として容量素子8を形成する。
Claim (excerpt)：
第1の電極配線層を形成した後に層間絶縁膜を形成し、この第1の電極配線層上の所望位置に容量素子を形成するために前記層間絶縁膜を除去する工程においてその層間絶縁膜をテーパ加工によりエッチングしてテーパ状の開口部を形成し、次いでその上に容量素子用の絶縁膜をバイアスECRプラズマCVD法により形成し、さらに層間接続用のスルーホール開口後、第2の電極配線層を形成することにより、その第2の電極配線層の一部を電気的に分離してそれを一方の電極として用いて容量素子を形成することを特徴とする容量素子の製造方法。
IPC (4)：
H01L 27/04
, H01L 21/316
, H01L 21/90
, H01L 27/108
