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J-GLOBAL ID：200903040400845325

半導体素子の多層配線の形成方法

Inventor： 洪 鐘 瑞 ,  金 鎭 洪 ,  洪 正 仁
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 大塚 康徳 (外1名)
Gazette classification：公開公報
Application number (International application number)：1991202753
Publication number (International publication number)：1993090417
Application date： Aug. 13, 1991
Publication date： Apr. 09, 1993
Summary：

【要約】【目的】 本発明の目的は、半導体素子の多層配線の形成方法においてフオトレジストの除去工程時に露出される配線の損傷を防止するための方法を提供することにある。【構成】 写真蝕刻工程によって導電層の上面に接触孔を形成した後に、所定の温度,圧力及び単位体積の当りの酸素量の下でプラズマアツシングによつて、フオトレジストを除去すると同時に上記露出された上面に酸化膜からなる保護膜を形成することによつて、後続される工程で有機溶剤および水との化学反応によつて配線の表面が損傷されることを防止して、2つの配線層間の電極特性が改善された高集積・高速の半導体集積回路が提供される。

Claim (excerpt)：

第1導電型の半導体基板と、該基板の上面に形成される複数の絶縁膜と複数の導電層とを具備する半導体素子の多層配線の形成方法であつて、所定の導電層の上面に形成される絶縁膜の所定領域を前記導電層の表面が露出されるまで写真蝕刻工程によつて蝕刻して、接触孔を形成した後に、所定の温度,圧力及び単位体積当りの酸素量の下でのプラズマアツシングによつて、前記絶縁膜上の残余フオトレジストを除去すると同時に前記露出された導電層の上面に酸化膜を形成する工程と、前記導電層の上面に他の導電層を形成する前に前記酸化膜を除去する工程とを具備することを特徴とする半導体素子の多層配線の形成方法。

IPC (4)：

H01L 21/90 ,  H01L 21/027 ,  H01L 21/304 341 ,  H01L 21/3205

FI (2)：

H01L 21/30 361 R ,  H01L 21/88 N

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-082127
  
• 特開昭63-276225
  
• 特開昭62-165330
  
• 特開平2-034928