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J-GLOBAL ID：200903040441207074

ショットキーバリア半導体装置

Inventor： 四方 秀明
Applicant, Patent owner： ローム株式会社
Agent (1)： 河村 洌
Gazette classification：公開公報
Application number (International application number)：1998228454
Publication number (International publication number)：2000058873
Application date： Aug. 12, 1998
Publication date： Feb. 25, 2000
Summary：

【要約】【課題】 逆方向のリーク電流を小さくしながら順方向電圧が低いショットキーバリア半導体装置を提供する。【解決手段】 n+ 形である高不純物濃度の第1導電形の半導体基板1上にn-形である低不純物濃度の第1導電形の半導体層2がエピタキシャル成長され、その半導体層2の表面側に少なくとも2以上の領域に亘り、p+ 形である第2導電形の半導体領域6が隣接して設けられ、半導体層2の動作領域の表面にショットキーバリアを形成する金属層3が設けられている。そして、前記隣接する第2導電形の半導体領域6の間隔wと、第2導電形の半導体領域6の底面および半導体層2の底面の間隔dとの比w:dが1:1〜2になるように前記第2導電形の半導体領域6が形成されている。

Claim (excerpt)：

高不純物濃度の第1導電形の半導体基板と、該半導体基板上にエピタキシャル成長される低不純物濃度の第1導電形の半導体層と、該半導体層の表面側に少なくとも2以上の領域に亘り隣接して設けられる第2導電形の半導体領域と、前記半導体層および前記第2導電形の半導体領域の表面に設けられるショットキーバリアを形成する金属層とからなり、前記隣接する第2導電形の半導体領域の間隔と、該第2導電形の半導体領域の底面および前記第1導電形の半導体層の底面の間隔との比が1:1〜2になるように前記第2導電形の半導体領域が形成されてなるショットキーバリア半導体装置。

F-Term (10)：

4M104AA01 ,  4M104BB14 ,  4M104BB16 ,  4M104CC03 ,  4M104FF01 ,  4M104FF11 ,  4M104FF35 ,  4M104GG03 ,  4M104HH15 ,  4M104HH20