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J-GLOBAL ID：200903040451228010

半導体記憶装置

Inventor： 諏訪 真人 ,  森 茂 ,  木下 充矢 ,  菊田 繁 ,  宮本 博司 ,  諸岡 毅一
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1991272832
Publication number (International publication number)：1993006971
Application date： Oct. 21, 1991
Publication date： Jan. 14, 1993
Summary：

【要約】【目的】 ソース/ドレイン間の耐圧の劣化を生ずることなく、トランジスタの微細化を可能とし、高集積度かつ大容量の半導体記憶装置を提供する。【構成】 第1導電型の半導体基板に、第2導電型ウェルに側面および底面を囲まれた第1導電型ウェルを有し、この第1導電型ウェル上にメモリセルあるいは外部入力回路のいずれか一方を配置し、他方を第2導電型ウェル領域外に設ける。第2導電型ウェルには、所定の電源電圧が印加され、第1導電型ウェルには接地レベルの電圧が印加されている。この構成により、外部入力回路から注入されたキャリアは、第2導電型ウェルで吸収される。その結果、キャリアのメモリセルへの到達が阻止され、データの破壊が防止される。

Claim (excerpt)：

第1導電型の半導体基板に形成された第1の第1導電型ウェルと、この第1の第1導電型ウェルと隣接して、前記半導体基板に形成された第2導電型ウェルと、前記第2導電型ウェル内において、この第2導電型ウェルに底面および周囲側面を囲まれて形成された第2の第1導電型ウェルと、この第2の第1導電型ウェル上に形成されたメモリセルとを備え、前記第2導電型ウェルには所定の極性の電源電圧レベルの電位が与えられ、前記第1の第1導電型ウェルおよび前記第2の第1導電型ウェルには接地レベルの電位が与えられた、半導体記憶装置。

IPC (3)：

H01L 27/092 ,  H01L 21/76 ,  H01L 27/108

FI (2)：

H01L 27/08 321 K ,  H01L 27/10 325 V

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-015666
  
• 特開平2-113572
  
• 特開平3-058475