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J-GLOBAL ID：200903040625586124

半導体装置

Inventor： 馬場 嘉朗 ,  柳谷 諭 ,  松田 昇 ,  開 俊一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992284338
Publication number (International publication number)：1994132539
Application date： Oct. 22, 1992
Publication date： May. 13, 1994
Summary：

【要約】【目的】縦型MOS FETのトレンチの内壁面のゲート絶縁膜として複合ゲート膜を採用する場合に、ゲート印加電界によるゲートの閾値電圧の変動が生じなくなり、信頼性が高く、特性面で安定な良質な縦型MOS FETを実現する。【構成】半導体装置に内蔵された縦型MOS FETの断面ほぼU字状の溝の内壁面のゲート絶縁膜として少なくとも酸化膜および窒化膜が積層された複合ゲート膜が採用され、前記溝の上部のコーナー部での複合ゲート膜の破壊電界強度が2.5MV/cm〜5.0MV/cmの範囲となるように、前記複合ゲート膜の酸化膜換算膜厚および前記溝上部のコーナー部の曲率半径が設定されていることを特徴とする。

Claim (excerpt)：

第1導電型の半導体基板と、この半導体基板の主面に設けられた低不純物濃度を有するドレイン領域用の第1導電型の第1の半導体層と、この第1の半導体層の上面に設けられたチャネル領域形成用の第2導電型の第2の半導体層と、この第2の半導体層の表層部の一部に設けられたソース領域用の第1導電型の第3の半導体層と、この第3の半導体層の中央部表面から前記第2の半導体層の一部を貫いて前記第1の半導体層に達するように設けられた断面ほぼU字状の溝の内壁面に形成されたゲート絶縁膜と、このゲート絶縁膜上で前記溝を埋めるように設けられたゲート電極と、このゲート電極上および前記第2の半導体層の露出表面上を覆うように設けられた絶縁膜と、この絶縁膜に設けられたコンタクトホールを介して前記ゲート電極にコンタクトするゲート配線と、前記絶縁膜に設けられたコンタクトホールを介して前記第3の半導体層にコンタクトするソース電極と、前記半導体基板の裏面に設けられたドレイン電極とを備えた縦型の絶縁ゲート型電界効果トランジスタを有する半導体装置において、前記溝の内壁面のゲート絶縁膜として少なくとも酸化膜および窒化膜が積層された複合ゲート膜が採用され、前記溝の上部のコーナー部での複合ゲート膜の破壊電界強度が2.5MV/cm〜5.0MV/cmの範囲となるように、前記複合ゲート膜の酸化膜換算膜厚および前記溝の上部のコーナー部の曲率半径が設定されていることを特徴とする半導体装置。