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J-GLOBAL ID：200903040630916736

LSIの製造方法及びこれにより製造したLSI

Inventor： 伊藤 文和 ,  本郷 幹雄
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1992008999
Publication number (International publication number)：1993198651
Application date： Jan. 22, 1992
Publication date： Aug. 06, 1993
Summary：

【要約】【目的】LSIの配線修正において,配線層の多層化やチップサイズの増大に対応した配線修正方法を提供する。【構成】全ての配線工程が完了する前に集束イオンビームやレーザCVDを用い配線修正を行い、しかる後に、残りの配線工程を行うようにするものである。【効果】多層配線LSIにおいても配線修正が可能となり,また大型チップLSIやウェハスケールLSIの配線修正も可能となる。これによりLSIの開発期間の短縮,歩留り向上の効果がある。

Claim (excerpt)：

多層配線構造を持つLSIの製造工程において、全ての配線層が完了する前に検査を行い、不良箇所を配線修正し、しかる後全ての配線層の製作を完了することを特徴とするLSIの製造方法。

IPC (2)：

H01L 21/66 ,  H01L 21/3205

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-094594
  
• 特開昭63-252445
  
• 特開平2-054554