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J-GLOBAL ID：200903040969264320

半導体基板の上に相互接続チャネルを形成する方法および半導体装置

Inventor：
クシャオ-チャン・ム

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スリニヴァサン・シヴァラム

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ドナルド・エス・ガードナー

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デビッド・ビイ・フレイザー

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Applicant, Patent owner：
インテル・コーポレーション

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Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1993182187
Publication number (International publication number)：1994069353
Application date： Jun. 29, 1993
Publication date： Mar. 11, 1994
Summary：
【要約】 (修正有)【目的】 半導体装置において所定のチャネル内に相互接続部を形成する装置および方法を得ることである。【構成】 基板の上に第1の誘電体層を付着し、パターン化して接触開口部を形成する。それからその開口部を接触プラグで充填する。パターン化された第1の誘電体層および接触プラグの上に第2の誘電体層を付着する。第2の誘電体層をパターン化して、相互接続チャネルを形成する。第1の誘電体層は基板のエッチングを阻止するためのエッチング・ストップとして作用する。基板の上に誘電体層を付着し、その誘電体層をパターン化して相互接続チャネルを形成する。パターン化された誘電体層の上、および相互接続チャネルの内部に相互接続チャネルを形成する。金属層をアルカリ溶液で研磨して、金属層のうち、相互接続チャネル内に無い部分を除去して、相互接続部を形成する。
Claim (excerpt)：
半導体基板の上に第1の誘電体層を形成する工程と、前記第1の誘電体層をパターン化して、第1の開口部を有するパターン化された第1の誘電体層を形成する工程と、前記第1の開口部を導電性プラグで充填する工程と、前記パターン化された第1の導電体層および前記導電性プラグの上に第2の誘電体層を付着する工程と、相互接続チャネルを有するパターン化された第2の誘電体層を形成するために前記第2の誘電体層をパターン化する工程と、を備え、前記相互接続チャネルの一部は前記導電性プラグの少なくとも一部の上にあり、前記第1の誘電体層がエッチング・ストップとして作用するように、前記第1の誘電体層の少なくとも上側部分のエッチングの速さを前記第2の誘電体層のエッチングの速さより低くした半導体基板の上に相互接続チャネルを形成する方法。
Patent cited by the Patent：
Cited by applicant (4)
  • 特開2050-112353
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平3-348306   Applicant：日本電気株式会社
  • 特開平3-154331
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Cited by examiner (16)
  • 特開2050-112353
  • 特開2050-112353
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平3-348306   Applicant：日本電気株式会社
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