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J-GLOBAL ID：200903041050194900

半導体記憶装置

Inventor： 帶刀 恭彦 ,  河井 伸治 ,  小林 真一 ,  松尾 章則 ,  和田 正志
Applicant, Patent owner： 三菱電機株式会社 ,  株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1996116427
Publication number (International publication number)：1997306183
Application date： May. 10, 1996
Publication date： Nov. 28, 1997
Summary：

【要約】【課題】 データの高速な読出を実現し得る半導体記憶装置を提供することを目的とする。【解決手段】 ワード線選択信号WLS0,WLS1をそれぞれラッチ回路L0,L1でラッチした後、トランスファゲートTG0,TG1をオフする。そして、ワード線WL00が選択されるとき、ラッチ回路L0に供給される電圧を所望のレベルにシフトさせ、ワード線ドライバD0からワード線WL00に所望の電圧を供給する。これにより、プリデコード信号RAL0はインバータB0,B1に入力され、Vcc-GND電位間でワード線ドライバD0,D1に伝達されるため、プリデコード信号RAL0に付加する寄生容量が低減される。

Claim (excerpt)：

複数のワード線と、各々が前記ワード線のそれぞれに対応して設けられ、前記ワード線を駆動する複数のワード線駆動手段と、入力される第1のアドレスに応答してプリデコード信号を生成し、前記ワード線駆動手段に前記プリデコード信号を供給するプリデコード信号生成手段とを備え、前記ワード線駆動手段は、前記プリデコード信号を受けてバッファリングするバッファ手段と、入力される第2のアドレスに応答して、前記バッファ手段から出力されたプリデコード信号を選択信号として出力する選択信号出力手段と、前記選択信号出力手段に接続され、前記選択信号をラッチするラッチ手段と、前記選択信号出力手段に接続され、前記選択信号に応答して前記ワード線を活性化させるワード線ドライバと、前記ワード線ドライバに電圧を供給する第1の電圧供給手段と、前記ラッチ手段および前記ワード線ドライバを前記選択信号出力手段から切離すための切離し手段とを含む、半導体記憶装置。

Patent cited by the Patent：

Cited by examiner (3)

• フラッシュメモリ及びレベル変換回路
  Gazette classification：公開公報   Application number：特願平5-060116   Applicant：富士通株式会社
• 特開平3-219496
  
• 特開昭61-208700