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J-GLOBAL ID：200903041062124214

半導体ウェーハ及びその製造方法、半導体チップ

Inventor： 飯嶋 利恒
Applicant, Patent owner： 株式会社東芝
Agent (1)： 竹村 壽
Gazette classification：公開公報
Application number (International application number)：2002360324
Publication number (International publication number)：2004193382
Application date： Dec. 12, 2002
Publication date： Jul. 08, 2004
Summary：

【課題】機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれを防止することが可能な半導体ウェーハ、その製造方法及び半導体チップを提供する。【解決手段】半導体ウェーハ10上には、素子形成領域1及びダイシングライン領域2を被覆するように、多層の配線間を絶縁する積層された層からなる絶縁膜5が形成されている。絶縁膜の素子形成領域上の部分と、ダイシングライン領域上の部分との間には分離された領域(分離溝4)が設けられている。この領域の存在により機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれが防止される。絶縁膜を支持する半導体ウェーハには溝を形成するなどの何等かの処理を施すものではない。【選択図】 図2

Claim (excerpt)：

複数の素子形成領域と、 前記素子形成領域を個々に分離するダイシングライン領域と、 前記素子形成領域及び前記ダイシングライン領域を被覆するように形成され、複数層の配線間を絶縁する積層された層からなる絶縁膜とを具備し、 前記絶縁膜の前記ダイシングライン領域上の部分には、前記絶縁膜の前記素子形成領域上の部分と少なくとも部分的に分離された領域が形成されていることを特徴とする半導体ウェーハ。

IPC (2)：

H01L21/301 ,  H01L21/768

FI (2)：

H01L21/78 L ,  H01L21/90 Z

F-Term (5)：

5F033RR00 ,  5F033TT00 ,  5F033UU00 ,  5F033WW09 ,  5F033XX16