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J-GLOBAL ID：200903041139846668

電界効果型トランジスタとその製造方法

Inventor： 松田 昇 ,  柳谷 諭 ,  馬場 嘉朗
Applicant, Patent owner： 株式会社東芝
Agent (1)： 大胡 典夫
Gazette classification：公開公報
Application number (International application number)：1994036873
Publication number (International publication number)：1995245400
Application date： Mar. 08, 1994
Publication date： Sep. 19, 1995
Summary：

【要約】【構成】U-MOS FETのトレンチ31の内部表面32と基板11上に形成するゲ-ト絶縁膜を、熱酸化により形成する第一の酸化膜41と、CVD法による第二の酸化膜42の二層構造により構成する。【効果】ゲ-ト絶縁膜を、二層構造とすることにより、不純物の拡散領域とその濃度を所望の値としたままで、ゲ-ト耐圧を向上させることができ、素子の信頼性と歩留まりを向上させることができる。

Claim (excerpt)：

半導体基板表面上よりその厚さ方向に、相互に異なる導電型の隣接して形成された少なくとも3個の不純物領域と、この各不純物領域の一部が露出するように前記半導体基板の厚さ方向に形成されたトレンチと、このトレンチの内部表面と前記不純物領域の最上部に形成された絶縁膜と、この絶縁膜を介して前記トレンチ内に導電体を埋め込み形成されたゲ-ト電極とからなる電界効果型トランジスタにおいて、前記絶縁膜はトレンチの内部表面と前記不純物領域の最上部表面に熱酸化により形成された第一の絶縁膜と、この第一の絶縁膜表面上に気相成長により形成された第二の絶縁膜とからなることを特徴とする電界効果型トランジスタ。

IPC (3)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/336

FI (3)：

H01L 29/78 321 V ,  H01L 29/78 321 G ,  H01L 29/78 321 P