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J-GLOBAL ID：200903041244760850

半導体装置及びその製造方法

Inventor： 戸倉 規仁 ,  高橋 茂樹 ,  山本 剛 ,  原 邦彦 ,  片岡 光浩
Applicant, Patent owner： 日本電装株式会社
Agent (1)： 碓氷 裕彦
Gazette classification：公開公報
Application number (International application number)：1995281557
Publication number (International publication number)：1996293602
Application date： Oct. 30, 1995
Publication date： Nov. 05, 1996
Summary：

【要約】【課題】 初期溝の形成にケミカルドライエッチングを採用する半導体装置において、更にU溝の側面と底面との境界部分に応力がかかることから生じるU溝表面の格子欠陥を防止でき、オン抵抗を低減できる半導体装置を得る。【解決手段】 ウエハ21の主表面に厚さ1μm程度のLOCOS酸化膜を形成し、酸化膜をマスクとしてボロン(B)とリン(P)とを自己整合的な二重拡散により接合深さが1μm程度のp型ベース層16と、接合深さが0.5μm程度のn+ 型ソース層4とが形成する。溝部の底面の深さDを入口幅bの1/2以下としたため、製造時に溝部の側面51と底面との合流点(512付近)において応力がかかりにくくなる。従って応力による結晶欠陥の発生を防止でき、チャネル移動度を向上できるため、低オン抵抗を得ることができる。

Claim (excerpt)：

第1導電型の半導体基板と、前記半導体基板の主表面にケミカルドライエッチングにより初期溝を形成し、前記初期溝を酸化することにより前記初期溝の表面を酸化し、その後、酸化膜を除去することで形成され、所定の入口幅を有する入口、前記主表面から前記入口幅の1/2以下の深さを有する底面、及び前記入口と前記底面とを連続的に結び、所定領域において凹凸の高低差が4nm以内の平面を有する側面、からなる溝部と、前記溝部における前記側面に形成された第2導電型のベース層と、前記ベース層内における前記主表面側に形成され、前記溝部の前記側面における前記平面にチャネル領域を形成させるソース層と、前記溝部の表面上に、ゲート絶縁膜を介して形成されたゲート電極と前記半導体基板に電気的に接続されたドレイン電極とを備えることを特徴とする半導体装置。

IPC (3)：

H01L 29/78 ,  H01L 21/76 ,  H01L 21/336

FI (3)：

H01L 29/78 653 A ,  H01L 21/76 V ,  H01L 29/78 658 G

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭59-031067
  
• 特開昭62-012167