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J-GLOBAL ID：200903041258021251

アクティブマトリクス型表示装置の製造方法

Inventor： 酒井 啓次 ,  梶村 元二 ,  笠原 幸一 ,  岡田 裕 ,  堀 浩雄
Applicant, Patent owner： 株式会社東芝
Agent (1)： 則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1993219258
Publication number (International publication number)：1994160907
Application date： Jun. 15, 1983
Publication date： Jun. 07, 1994
Summary：

【要約】【構成】 アクティブマトリクス型表示装置の製造方法であって、列選択線,ドレイン電極およびソース電極上に半導体薄膜,ゲート絶縁膜および導電膜を積層する工程と、半導体薄膜,ゲート絶縁膜および導電膜をパターニングして行選択線,行選択線と一体で行選択線から導出されたゲート電極,行選択線およびゲート電極と同一形状に半導体薄膜およびゲート絶縁膜をパターニングする工程とを備えたことを特徴としている。【効果】 本発明の製造方法によれば、半導体薄膜,ゲート絶縁膜およびこれらの上の導電膜を連続的に積層し、これらの積層膜を同一パターンにエッチングするという工程を彩るということにより、各層毎にパターニングを行う場合に比べて工程の簡略化が図れる。

Claim (excerpt)：

複数の薄膜トランジスタとこれにより選択駆動される複数の表示画素電極をマトリクス状に配列形成した表示電極アレイを用いて表示媒体を駆動するアクティブマトリクス型表示装置の製造方法において、絶縁基板上に複数本の列選択線,前記列選択線に電気的に接続されるドレイン電極,表示画素電極および前記表示画素電極に電気的に接続されるソース電極を形成する工程と、前記列選択線,前記ドレイン電極および前記ソース電極上に半導体薄膜,ゲート絶縁膜および導電膜を積層する工程と、前記半導体薄膜,前記ゲート絶縁膜および前記導電膜をパターニングして行選択線,前記行選択線と一体で前記行選択線から導出されたゲート電極,前記行選択線および前記ゲート電極と同一形状に前記半導体薄膜および前記ゲート絶縁膜をパターニングする工程とを備えたことを特徴とするアクティブマトリクス型表示装置の製造方法。

IPC (5)：

G02F 1/136 500 ,  G02F 1/1343 ,  H01L 27/12 ,  H01L 21/336 ,  H01L 29/784