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J-GLOBAL ID：200903041295005428

デュアルラッチのクロックドLSSDおよび方法

Inventor： ユラッシュ,ステファン・エイ
Applicant, Patent owner： ブイ・エル・エス・アイ・テクノロジー・インコーポレイテッド
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公表公報
Application number (International application number)：1995501753
Publication number (International publication number)：1998513613
Application date： Apr. 22, 1994
Publication date： Dec. 22, 1998
Summary：

【要約】少なくとも3つの動作モードで動作するように、スレーブラッチ(14)に結合されるマスタラッチ(12)を含むデュアルラッチのクロックドLSSD(10、E)が設けられた、ディジタル集積回路。好ましくはデュアルラッチのクロックドLSSDの3つのモードは、機能モード、捕捉モード、およびシフトモードを含む。機能モードにおいては、デュアルラッチのクロックドLSSDはエッジトリガフリップフロップ記憶素子として動作する。捕捉モードにおいては、デュアルラッチのクロックドLSSDは、システムクロック(CLK)、2つのスキャンクロック信号のうちの1つ、および好ましくはテストモード入力信号によって制御されるレベルセンシティブラッチ記憶素子として動作する。シフトモードにおいては、デュアルラッチのクロックドLSSDは再びレベルセンシティブラッチ記憶素子として動作するが、1対のシフトクロックによって制御される。機能モードから捕捉モード分けることによって、デュアルラッチのクロックドLSSDは捕捉モードおよびシフトモードの両方においてスキュー問題に対し非常に耐性がある。

Claim (excerpt)：

デュアルラッチのクロックドLSSDを備えた集積回路であって、 第1の外部クロック(Clk ♯1)および第1の外部シフト入力(シフトイン ♯1)に応答しかつ第1のシフト出力(内部入力)を発生するように動作する第1のモジュール(M1)を含み、前記第1のモジュールは、少なくとも1つのデュアルラッチのクロックドLSSD(E、10)を含み、前記少なくとも1つのデュアルラッチのクロックドLSSDは、 第1のラッチ手段(12)と、 第2のラッチ手段(14)と、 前記第1のラッチ手段を前記第2のラッチ手段に結合し、機能モード、捕捉モード、およびシフトモードを含む少なくとも3つの動作モードを与える手段(16)とを有する、デュアルラッチのクロックドLSSDを備えた集積回路。