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J-GLOBAL ID：200903041329103980

暗号回路

Inventor： 岡田 壮一 ,  鳥居 直哉 ,  林 朋弘 ,  出口 千佳広 ,  藤原 由実
Applicant, Patent owner： 富士通株式会社
Agent (1)： 小野 由己男 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001195752
Publication number (International publication number)：2003015522
Application date： Jun. 28, 2001
Publication date： Jan. 17, 2003
Summary：

【要約】【課題】 AESブロック暗号を実装する際に、回路規模を小型化するとともに一定水準の高速処理が実現可能な暗号回路を提供する。【解決手段】 Round処理部が、Round Keyの値を入力データに加算する第1Round Key加算回路と、第1Round Key加算回路の出力を一時的に格納するとともにShift Row変換を実行する中間レジスタ兼Shift Row変換回路と、中間レジスタ兼Shift Row変換回路の値が入力されByte Sub変換を実行するByte Sub変換回路と、中間レジスタ兼Shift Row変換回路の値が入力されRound Keyの値を加算する第2Round Key加算回路と、第2Round Key加算回路の出力に対してMix Column変換を実行するMix Column変換回路と、第1セレクタ、中間レジスタ兼Shift Row変換回路、Byte Sub変換回路、Mix Column変換回路の出力のうちいずれか1つを第2Round Key加算回路に出力する第2セレクタとを備える。

Claim (excerpt)：

暗号鍵から所定の処理ブロック長に対応するビット数の複数のRound Keyを生成し、入力データと前記Round Keyのうちの1つと排他的論理和演算を実行するEXOR演算部と、Byte Sub変換、Shift Row変換、Mix Column変換、Round Key加算を含むRound処理を複数回実行するRound処理部とを備えるラウンドファンクション部により入力データと前記Round Keyによる暗号化/復号化処理を前記処理ブロック長毎に実行する暗号回路であって、前記Round処理部が、入力データを前記処理ブロック長よりも小さい実行ブロック長に分割する第1セレクタと、前記実行ブロック長毎に前記Round Keyの値を入力データに加算する第1Round Key加算回路と、前記第1Round Key加算回路の出力を一時的に格納するとともに前記処理ブロック長によるShift Row変換を実行する中間レジスタ兼Shift Row変換回路と、前記中間レジスタ兼Shift Row変換回路の値が前記実行ブロック長毎に入力されByte Sub変換を実行するByte Sub変換回路と、前記中間レジスタ兼Shift Row変換回路の値が前記実行ブロック長毎に入力され前記Round Keyの値を前記実行ブロック長毎に加算する第2Round Key加算回路と、前記第2Round Key加算回路の出力に対してMix Column変換を実行するMix Column変換回路と、前記第1セレクタ、中間レジスタ兼Shift Row変換回路、Byte Sub変換回路、Mix Column変換回路の出力のうちいずれか1つを前記第2Round Key加算回路に出力する第2セレクタとを備えることを特徴とする暗号回路。

F-Term (4)：

5J104AA18 ,  5J104JA03 ,  5J104NA02 ,  5J104NA22