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J-GLOBAL ID：200903041519259668

薄膜半導体装置

Inventor： 山田 想 ,  山田 高幸 ,  加藤 典司
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 阪本 清孝 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993020767
Publication number (International publication number)：1994216386
Application date： Jan. 14, 1993
Publication date： Aug. 05, 1994
Summary：

【要約】【目的】 一つのゲ-ト電極を有する従来構成の薄膜半導体装置に新たな層を設けることなく第2のゲ-ト電極を配した薄膜半導体装置を提供する。【構成】 絶縁基板1上の略同一平面において、半導体活性層2、この半導体活性層2の両脇に低濃度不純物領域3a,3b及びオフセット領域4a,4bがそぞれ配設され、さらに、一方のオフセット領域4aにはソース領域5aが、他方のオフセット領域4bにはドレイン領域5bが、それぞれ接合形成されている。そして、これら半導体活性層2等の上にはゲ-ト絶縁膜層6を介して第1のゲ-ト電極7及び第2のゲ-ト電極8a,8bがそれぞれ設けられている。

Claim (excerpt)：

半導体活性層の両脇にそれぞれ高い不純物濃度を有する第1の高不純物濃度領域と第2の高不純物領域とを配設し、これら第1及び第2の高不純物濃度領域並びに前記半導体活性層を覆うゲ-ト絶縁膜層を設け、第1のゲ-ト電極とこの第1のゲ-ト電極を挟むように形成された第2のゲ-ト電極とを前記ゲ-ト絶縁膜層を介して前記半導体活性層の上部に位置するように前記ゲ-ト絶縁膜層上に配設すると共に、これら第1及び第2のゲ-ト電極及び前記ゲ-ト絶縁膜層を覆う層間絶縁膜を設けてなることを特徴とする薄膜半導体装置。