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J-GLOBAL ID：200903041521284726

漏れ電流の低い半導体素子及びその製造方法

Inventor： トーマス スコトニッキ ,  マルゴルザタ ジュルクザク ,  ロメイン グオッィキィ
Applicant, Patent owner： フランセ テレコム
Agent (1)： 二瓶 正敬
Gazette classification：公開公報
Application number (International application number)：2000078244
Publication number (International publication number)：2000294781
Application date： Mar. 21, 2000
Publication date： Oct. 20, 2000
Summary：

【要約】【課題】 漏れ電流の低い半導体素子及びその製造方法を提供する。【解決手段】 本発明の半導体素子は、絶縁空気キャビティ8と9が、ソース領域2及びドレイン領域4の下部の近くでチャネル6内に配置され、チャネル6の下部で漏れ電流が阻止されることを特徴とする。なお、本発明はCMOSトランジスタへの応用が可能である。

Claim (excerpt)：

上面を有するシリコン本体(1)と、本体内に形成され、その間にチャネル領域(6)を形成するソース領域(2)及びドレイン領域(4)と、本体の上面に形成され、チャネル領域(6)と整列されたゲート(7)を備えた半導体素子であって、チャネル領域(6)内に、長さが少なくとも5〜50nmの絶縁キャビティ(8)で、ソース領域又はドレイン領域のうちの1つの近くで、上面に対して一定の深さに配置された少なくとも1個の絶縁キャビティ(8)を含み、前記絶縁キャビティがドレイン領域の下部からソース領域の下部への電流の流れを阻止することを特徴とする半導体素子。

IPC (3)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/06

FI (3)：

H01L 29/78 301 X ,  H01L 27/06 102 B ,  H01L 29/78 301 S