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J-GLOBAL ID：200903041527666809

半導体装置

Inventor：
勅使河原 明彦

About 勅使河原 明彦

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浅井 昭喜

About 浅井 昭喜

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小野田 邦広

About 小野田 邦広

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伊藤 裕康

About 伊藤 裕康


Applicant, Patent owner：
株式会社デンソー

About 株式会社デンソー


Agent (1)： 佐藤 強
Gazette classification：公開公報
Application number (International application number)：1998120867
Publication number (International publication number)：1999312805
Application date： Apr. 30, 1998
Publication date： Nov. 09, 1999
Summary：
【要約】【課題】 耐圧の向上を、素子密度の低下を伴うことがない簡易な構成により実現すること。【解決手段】 SOI基板21上には絶縁分離用トレンチ25によって囲まれた島状シリコン層24aが形成され、この外周囲部分にバッファ領域用コンタクト層36を備えたバッファ領域28が設けられる。島状シリコン層24aには、Pチャネル型LDMOS45の構成要素として、ドレインコンタクト層35並びにその周囲に同心状にレイアウトされたリング状のソース拡散層32、33、ドリフト層30などが形成される。ソース拡散領域32、33と対応した位置にはリング形状のソース電極膜40が設けられ、絶縁分離用トレンチ25に上方から臨む位置にはソース電極膜40から一体に延出された状態のリング形状の補助電極膜41が設けられる。これにより、補助電極膜41にはソース電極膜40と同じレベルの電圧を印加されてフィールドプレート効果が得られるようになる。
Claim (excerpt)：
半導体基板(21)にリング形状の絶縁分離用トレンチ(25)により囲まれた島状領域(24a)を形成し、その島状領域(24a)内に、ドレインコンタクト層(35)並びにこのドレインコンタクト層(35)の周囲に同心状にレイアウトされたリング形状のソース拡散層(32、33)を備えた横型MOSFET(45)を形成すると共に、前記半導体基板(21)における前記島状領域(24a)の外周囲部位に他の素子形成領域との間の電気的な干渉を防止するためのバッファ領域(28)を形成して成る半導体装置において、前記半導体基板(21)上に絶縁膜(39)を介して設けられ、前記ソース拡散層(32、33)と対応した位置に当該ソース拡散層(32、33)と電気的に接続された状態で形成されるソース電極膜(40)と、前記半導体基板(21)上における前記ソース電極膜(40)の外周側部位に絶縁膜(39)を介して設けられ、前記絶縁分離用トレンチ(25)と近接した位置に当該トレンチ(25)の形状に対応したリング形状で配置される補助電極膜(41)とを備え、前記補助電極膜(41)に対して前記ソース電極膜(40)と同等レベルの電圧を印加する構成としたことを特徴とする構成としたことを特徴とする半導体装置。
IPC (2)：
H01L 29/78 ,  H01L 21/76
FI (2)：
H01L 29/78 301 D ,  H01L 21/76 L
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (1)

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