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J-GLOBAL ID：200903041648345481

半導体回路

Inventor： 土屋 昌宏 ,  大浦 仁 ,  菅山 茂
Applicant, Patent owner： 株式会社日立製作所 ,  日立原町電子工業株式会社
Agent (1)： 武 顕次郎
Gazette classification：公開公報
Application number (International application number)：1993015457
Publication number (International publication number)：1994232719
Application date： Feb. 02, 1993
Publication date： Aug. 19, 1994
Summary：

【要約】【目的】 トーテムポール接続される電圧制御素子を有する半導体回路のチップ占有面積を最小にする。【構成】 第1の電圧制御素子Q1のソースと第2の電圧制御素子Q2のドレインとを接続して出力とされ、第1の電源V1の正極をQ1のドレインに、V1の負極をQ2のソースに接続し、第2の電源V2の正極をQ2のゲートに、V2の負極をQ2のソースに接続し、かつ、第3の電源V3の正極をQ1のゲートに、V3の負極をQ1のドレインに接続した構成をとる図示回路は、通常、Q1の制御電圧とQ2の制御電圧とが異なるものとなっている。本発明は、Q1とQ2として、特性の異なる素子を用いる。すなわち、本発明は、制御電圧に応じて、素子のチャネル長W、チャネル幅L、スレッショルド電圧Vth、アクティブ領域面積の少なくとも1つを、それぞれの素子に対して最適化することにより、チップ占有面積を最小にすることができる。

Claim (excerpt)：

電圧制御素子をトーテムポール構造を取るように接続した回路を少なくとも1つ含む半導体回路において、トーテムポール接続された上アームを構成する第1の電圧制御素子と下アームを構成する第2の電圧制御素子とに対する制御電圧の大きさに応じて、第1の電圧制御素子と第2の電圧制御素子との特性を異ならせていることを特徴とする半導体回路。

IPC (3)：

H03K 17/687 ,  H02M 1/08 ,  H02M 7/521

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭49-121468
  
• 特開昭50-056142