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J-GLOBAL ID：200903041785484367

半導体装置の製造方法

Inventor： 佐藤 淳一
Applicant, Patent owner： ソニー株式会社
Agent (1)： 小池 晃 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992227399
Publication number (International publication number)：1994077183
Application date： Aug. 26, 1992
Publication date： Mar. 18, 1994
Summary：

【要約】【目的】 配線材料層上で絶縁膜をドライエッチングしてビアホールを形成する際に、配線材料層に由来して生成するスパッタ再付着物層の除去を容易に行う。【構成】 Al-1%Si層1上に順次積層されたTiON反射防止膜2とSiO2 層間絶縁膜3とをレジスト・マスクを介してエッチングすると、ビアホール5の側壁面上にAl-1%Si層1に由来するスパッタ再付着物層6が形成される。次に、Ar+ イオンの斜め照射によりレジスト・マスクのスパッタ・エッチングを行い、膜厚の減少したレジスト・マスク4aを得、スパッタ再付着物層6の先端部をマスク表面より突出させる。スパッタ再付着物層6は酸化されない。スピン・プロセッサ等を用いて、吹きつけ液の圧力でこの先端部に横向きのモーメントを与えると、酸化を免れたスパッタ再付着物層6は容易に剥離できる。

Claim (excerpt)：

ウェハ上の配線材料層の上に積層された絶縁膜をエッチング・マスクの開口パターンの内部で選択的にエッチングすることにより接続孔を開口する第1の工程と、非酸化性雰囲気下で前記エッチング・マスクの膜厚を減少させ、前記第1の工程において前記接続孔の内壁面上に形成されたスパッタ再付着物層の先端部を前記開口パターンの開口端から突出させる第2の工程と、前記スパッタ再付着物層を除去する第3の工程とを有することを特徴とする半導体装置の製造方法。