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J-GLOBAL ID：200903041853924095

ラッチ回路

Inventor：
上村 大樹

About 上村 大樹

, 
戸坂 義春

About 戸坂 義春


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 横山 淳一
Gazette classification：公開公報
Application number (International application number)：2006139141
Publication number (International publication number)：2007312104
Application date： May. 18, 2006
Publication date： Nov. 29, 2007
Summary：
【課題】 本発明の課題は、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することにある。【解決手段】 上記の課題を解決するため、反転回路から構成されており、2以上の入力端子を有するフィードバック回路と、フィードバック回路の入力端子に、クロックに同期して、入力信号又は入力信号と同相の信号を入力する入力回路と、を備え、フィードバック回路は、2以上の入力端子に、同時に入力信号又は前記入力信号と同相の信号が入力されたときのみ、入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路を提供する。【選択図】 図1
Claim (excerpt)：
反転回路から構成されており、2以上の入力端子を有するフィードバック回路と、 前記フィードバック回路の前記入力端子に、クロックに同期して、入力信号又は前記入力信号と同相の信号を入力する入力回路と、を備え、 前記フィードバック回路は、2以上の前記入力端子に、同時に前記入力信号又は前記入力信号と同相の信号が入力されたときのみ、前記入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路。
IPC (3)：
H03K 3/037 ,  H03K 3/356 ,  H03K 19/003
FI (3)：
H03K3/037 Z ,  H03K3/356 D ,  H03K19/003 Z
F-Term (13)：
5J032AA00 ,  5J032AB02 ,  5J032AC00 ,  5J034AB00 ,  5J034AB05 ,  5J034CB02 ,  5J034DB08 ,  5J043AA00 ,  5J043AA05 ,  5J043HH02 ,  5J043JJ10 ,  5J043KK01 ,  5J043KK06
Patent cited by the Patent：
Cited by applicant (1)
  • 特開平4-170792号公報
Cited by examiner (5)
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