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J-GLOBAL ID：200903042071649890

薄膜トランジスタ・マトリクスの製造方法

Inventor： 小杉 清久 ,  渡部 純一
Applicant, Patent owner： 富士通株式会社
Agent (1)： 柏谷 昭司 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992195040
Publication number (International publication number)：1994045606
Application date： Jul. 22, 1992
Publication date： Feb. 18, 1994
Summary：

【要約】【目的】 薄膜トランジスタ・マトリクスの製造方法に関し、Alからなるゲート電極或いはゲート・バス・ラインにAl2 O3 のALD膜からなるゲート絶縁膜を組み合わせても、ゲート絶縁耐圧の低下がなく、良好なTFT特性が得られるようにする。【構成】 透明絶縁性基板1上に少なくとも表面がAlで構成されたゲート電極2及びゲート・バス・ラインを形成し、酸化に依って絶縁体にすることができる厚さの金属膜を形成し、金属膜を原子層デポジション成膜装置内に於いて酸化したり、或いは、酸素プラズマ・アッシング装置内に於いて酸化するなどして絶縁性金属酸化膜に変換し、その上に原子層デポジション法でAl2 O3 膜11Bを積層してゲート絶縁膜11を形成し、その後、動作半導体層4、ソース電極7S及びドレイン電極7D、ドレイン・バス・ライン8及び画素電極9を順に形成する。

Claim (excerpt)：

透明絶縁性基板上に少なくとも表面がAlで構成されたゲート電極及びゲート・バス・ラインを形成する工程と、次いで、酸化に依って絶縁体にすることができる厚さの金属膜を形成する工程と、次いで、前記金属膜を原子層デポジション成膜装置内に於いて酸化させ絶縁性金属酸化膜に変換する工程と、次いで、引き続き原子層デポジション成膜装置内に於いて原子層デポジション法に依ってAl2 O3 薄膜を積層してゲート絶縁膜を形成する工程と、次いで、動作半導体層、ソース電極及びドレイン電極、ドレイン・バス・ライン及び画素電極をそれぞれ順に形成して完成させる工程とが含まれてなることを特徴とする薄膜トランジスタ・マトリクスの製造方法。

IPC (2)：

H01L 29/784 ,  G02F 1/136 500