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J-GLOBAL ID：200903042295904135
半導体装置及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
稲垣 清
Gazette classification：公開公報
Application number (International application number)：1993300448
Publication number (International publication number)：1995153713
Application date： Nov. 30, 1993
Publication date： Jun. 16, 1995
Summary：
【要約】【目的】 レトログレード構造のウェル間耐圧の向上及び寄生容量の低減により動作速度を高速化させたCMOS集積回路を含んだ半導体装置を提供する。【構成】 高エネルギーイオン注入を用いたレトログレード・ウェル形成において、両ウェル10、11の形成時にシリコン基板1に垂直なイオン注入、及び一定角度を有する斜めイオン注入により、Pウェル10とNウェル11との境界部分12の各不純物を補償し、境界領域のみ、最大キャリア濃度を低減させる。
Claim (excerpt)：
ウェルの深さ方向の所定部に最大キャリア濃度領域を備えたレトログレード構造のPウェル及びNウェルを有する半導体装置において、前記Pウェル及び前記Nウェルの最大キャリア濃度領域では、両ウェル境界部分のキャリア濃度が同境界部分から離れた領域部分のキャリア濃度よりも低いことを特徴とする半導体装置。
FI (3)：
H01L 21/265 F
, H01L 21/265 Z
, H01L 21/265 V
