Pat
J-GLOBAL ID：200903042391588724
メモリセルアレイ及びメモリ装置
Inventor：
,
Applicant, Patent owner：
Agent (1)：
野口 繁雄
Gazette classification：公開公報
Application number (International application number)：1991351453
Publication number (International publication number)：1993175465
Application date： Dec. 11, 1991
Publication date： Jul. 13, 1993
Summary：
【要約】【目的】 プレーナ構造のメモリセルアレイを高密度化し、かつ読出し速度を速くする。【構成】 ブロック内で列方向に拡散配線のグラウンド線18、ビット線16、グラウンド線19、......が配列され、それらの拡散配線から絶縁されて基板上にはゲート配線が互いに平行に、かつ拡散配線と直交する方向に形成されている。ゲート配線下で拡散配線間の領域がチャネルとなってプレーナ構造のMOSトランジスタが形成されている。隣接する1組のビット線16と17はそれぞれのビット線選択用トランジスタ1,2を介してコンタクト13に接続され、コンタクト13はブロック間を列方向に接続するメタルラインBを介し、デコーダのトランジスタTrHを経て主ビット線21に接続されている。隣接する1組のグラウンド線19と20はそれぞれグラウンド線選択用トランジスタ4,5を介してグラウンド線用コンタクト14に接続され、コンタクト14はブロック間を列方向に接続するメタルラインAを介し、デコーダのトランジスタTrDを経て主グラウンド線22に接続されている。
Claim (excerpt)：
複数の拡散配線が互いに平行に形成され、その拡散配線から絶縁された複数のゲート配線が互いに平行に、かつ拡散配線と直交する方向に形成され、ゲート配線下の拡散配線間の領域がチャネルになっているプレーナ構造のメモリセルアレイにおいて、メモリセルアレイがブロックに区分され、ブロック内では拡散配線は交互にビット線とグラウンド線となり、各ビット線及びそれに隣接するグラウンド線との間には複数のメモリセルが並列に接続されており、各ビット線はブロック間でもブロック内でも独立しており、各ビット線はメモリセルと同じプレーナ構造のビット線選択用トランジスタを介してブロック間に共通のビット線用メタルラインに接続されているメモリセルアレイ。
Patent cited by the Patent：
Return to Previous Page
